用于集成电路的输入输出的制作方法
【专利说明】用于集成电路的输入输出
[0001]相关申请
[0002]本申请要求于2013年12月6日提交的美国临时专利申请第61/912，741号标题为“INPUT OUTPUT FOR AN INTEGRATED CIRCUIT”的优先权，其全部内容结合于此作为参考。
技术领域
[0003]本发明涉及用于集成电路的输入输出。
【背景技术】
[0004]由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的提高，半导体行业已经历了快速发展。在大多数情况下，这种集成密度的提高源自于半导体工艺节点的缩小(例如，将工艺节点朝着亚20nm节点缩小)。因为器件尺寸缩小，所以电压节点也缩小，并且现代的核芯器件电压趋于小于lVolt，并且输入/输出(I/O)器件电压在2VoIt以下。
[0005]半导体工艺节点可以按照尺寸(例如，40nm，28nm，16nm等)进行规定，而较小的尺寸具有较高的栅极密度并且表示更先进的工艺节点。给定的工艺节点通常规定了其核芯器件的参数以及I/O器件的一种或多种类型。核芯器件和I/O器件具有诸如最大的电源电压电平和接地电压电平、最大的负载电流、栅极密度、速度等参数的特征。
[0006]给定尺寸(例如，20nm)的工艺节点(例如，诸如适用于低功率(LP)、高性能(HP)、具有高k金属栅极的低功率(HPL)或用于移动应用的高性能(HPM)的各种工艺节点)之间也可以存在进一步的区别。尽管更先进的工艺节点可具有诸多重要的优点(诸如速度和尺寸)，但是这些进步也伴有挑战。例如，因为工艺节点变得更先进，所以电路设计可能必须导致一个或多个挑战，诸如例如，降低的可靠性、由于电迀移(“EM”)问题导致的具有较低最大负载电流的栅极和互连件、对静电放电的提高的敏感度和/或提高的泄漏。在一些方法中，从成熟的工艺节点到更先进的工艺节点(诸如具有较高栅极密度的工艺节点)，电阻器EM可降低约0.1mA/ μ mD
[0007]在常见的电子器件中，诸如模拟或射频(RF)电路的高功率组件通常与位于单独晶圆上的高密度集成电路界面接合。晶圆可具有逻辑电路，例如，逻辑电路形成诸如用于微处理器的数字逻辑、标准单元、SRAM或数字式锁相环路(PLL)的高速度数字电路。通常使用核芯器件执行逻辑电路。晶圆上的输入/输出(“I/O”)电路通常用于连接逻辑电路系统(本文中也被简单地称为逻辑)和晶圆以外的电子组件(诸如上述提及的模拟或RF电路)之间的信号。众所周知，I/O电路使用I/O电路系统执行I/O电路的功能，包括基元，诸如电平移位电路、预驱动电路、后驱动电路、接收器电路、静电放电保护电路(“ESD”)等。通常使用用于所使用的工艺节点规定的I/O器件类型中的一种类型的晶体管来执行I/O电路系统。
[0008]在一种方法中，逻辑和I/O电路设置在衬底上，并且逻辑位于晶圆的中心位置。逻辑的外部是接收器、预驱动器和电平移位电路。这些组件的外部是后驱动器和ESD保护电路。用于电连接至晶圆以外的组件的焊盘设置在后驱动器和ESD保护电路的顶部。在特定的工艺节点处执行晶圆。
[0009]可以期望通过使用用于晶圆的更先进的工艺节点(例如，具有较高栅极密度的节点)来提高给定的逻辑电路。然而，通常，使用更先进的工艺节点不会将I/O电路改进至如逻辑一样的程度。如果与例如更成熟的工艺节点相比，先进的工艺节点已经降低了 EM或ESD弹力，那么当试图在更先进的工艺节点上执行这些电路时将限制后驱动器和ESD保护电路的收缩因子。为了提供用于静电放电和EM的必需的保护，必须改变后驱动器和ESD保护电路的架构。
【发明内容】
[0010]为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种三维集成电路，包括:第一层；第二层，电连接至所述第一层且相对于所述第一层以堆叠关系设置；逻辑电路系统，集成在所述第一层中；输入输出电路的输入输出电路系统，适用于将所述逻辑电路系统电连接至所述三维集成电路外部的组件，所述输入输出电路系统集成在所述第二层中。
[0011]根据本发明的另一些实施例，提供了一种使用三维集成电路的方法，包括步骤:向所述三维集成电路提供电源；在逻辑电路系统中产生电子信号，所述逻辑电路系统集成在所述三维集成电路的第一层中；向所述三维集成电路的输入输出电路提供所述电子信号；通过所述输入输出电路传递所述电子信号，包括至少通过集成在所述三维集成电路的第二层中的输入输出电路系统；将所述电子信号从所述输入输出电路发送至所述三维集成电路外部的组件；以及在所述外部组件中接收并处理所述电子信号。
[0012]根据本发明的又一些实施例，提供了一种用于制造三维集成电路的方法，所述三维集成电路具有与第二层成堆叠关系的第一层，所述方法包括:设计用于所述三维集成电路的所述第一层的逻辑电路系统布局；设计用于所述三维集成电路的所述第二层的输入输出电路系统布局，所述输入输出电路系统是所述三维集成电路的输入输出电路的一部分；以及根据所述设计的布局制造所述三维集成电路。
【附图说明】
[0013]通过附图的元件下文将是显而易见的，提供这些附图仅用于说明的目的且无需按比例绘制。
[0014]图1A是用于具有I/O电路的三维集成电路的第一实施例的立面图。
[0015]图1B是图1A示出的I/O电路的立面图。
[0016]图2A是用于具有I/O电路的三维集成电路的第二实施例的立面图。
[0017]图2B是图2A示出的I/O电路的立面图。
[0018]图3A是用于具有I/O电路的三维集成电路的第三实施例的立面图。
[0019]图3B是图3A示出的I/O电路的立面图。
[0020]图4A是用于具有I/O电路的三维集成电路的第四实施例的立面图。
[0021]图4B是图4A示出的I/O电路的立面图。
[0022]图5A是用于具有I/O电路的三维集成电路的第五实施例的立面图。
[0023]图5B是图5A示出的I/O电路的立面图。
[0024]图6A是用于具有I/O电路的三维集成电路的第六实施例的立面图。
[0025]图6B是图6A示出的I/O电路的立面图。
[0026]图7是示出了用于图6所示实施例的示例性焊盘布局的平面图。
[0027]图8是示出了可与图1的三d IC 一起使用的电源和接地配电网的实施例的侧视立体图。
[0028]图9是示出了用于图8的电源和接地配电网的示例性下层网格的平面图。
[0029]图10是示出了用于图8的电源和接地配电网的示例性上层网格的平面图。
[0030]图1lA是用于具有I/O电路的三维集成电路的第七实施例的立面图。
[0031]图1lB是图1lA所示的I/O电路的立面图。
[0032]图12是示出了用于图11所示实施例的示例性焊盘布局的平面图。
[0033]图13是示出了用于图2所示实施例的下层的示例性电源和接地网格布局的平面图。
[0034]图14是示出了用于图2所示实施例的上层的示例性电源和接地网格布局的平面图。
[0035]图15是示出了图13和图14所示网格布局之间的示例性重叠的顶视立体图。
[0036]图16是示出了用于制造三维集成电路的一些实施例的工艺步骤的流程图。
[0037]图17是根据一些实施例的用于实施方法的系统的框图。
[0038]图18是示出了用于操作三维集成电路的一些实施例的工艺步骤的流程图。
【具体实施方式】
[0039]旨在结合附图进行阅读某些示例性实施例的描述，附图被视为整个书面描述的一部分。除非另有明确描述，否则，关于诸如“连接的”和“互连的”的附接、连接等的术语和描述指的是其中结构直接地或间接地通过中间结构彼此固定或附接至彼此的一种关系以及可移动的或刚性的附接或关系。同样地，除非另有明确描述，否则关于诸如“联接的”、“连接的”和“互连的”的电连接等的术语和描述指代一种关系，其中，结构直接地或间接地通过中间结构彼此地连通。同样地，除非另有明确描述，否则关于电路中的诸如“焊盘” “轨道”或“终端”的连接点的术语和描述应被理解为包含所有形式的电连接且不限于物理上可辨认的焊盘、轨道或终端。附图中相同的参考数字表示相同的部件，并且为了简明，无需赘述后续附图的描述。
[0040]图1A示出了三维集成电路(“3d IC I”)的第一实施例。3d IC I由相对彼此以堆叠的关系布置的层管芯101和层管芯102形成。堆叠的层管芯101、102也可被称为管芯或芯片的堆叠件。层管芯101、102的电子组件通过互连件171、172、173和174互连，互连件在一些实施例中可为硅穿孔(“TSV”)。TSV是导电通孔，该导电通孔垂直穿过硅芯片并且电连接例如位于芯片的顶侧和底侧上的结构。可结合或代替TSV使用互连的各种方法。
[0041]层管芯101集成在设置在衬底111上的半导体材料中。在一些实施例中，层管芯101包括逻辑110和下列I/O电路系统:接收器电路124、电平移位电路125和预驱动器电路126。层管芯102集成在设置在衬底121上的半导体材料中。在一些实施例中，层管芯102包括去耦电容器件127和下列I/O电路系统:后驱动器122和ESD保护电路123。
[0042]去親电容器件127可用于将电路的一部分与另一部分去親合。其他电路元件导致的噪声可通过电容器器件分流，从而降低噪声对电路的剩余部分的影响。在一些实施例中，一个或多个去耦电容器件设置在电源和接地之间以提供的局部能量存储且保持电源(power supply)电压。一些实施例不具有去親电容器件。
[0043]在图1A的实施例中，I/O电路12