图3 所示，包括：第一存储模块301、运行模块302、模数转换模块303和被测机顶盒304 ;其中，
[0053] 所述第一存储模块301，用于预先存储标准视频码流；
[0054] 所述运行模块302,用于将所述第一存储模块预先存储的标准视频码流传输到被 测机顶盒；依据模数转换模块转换后所得信号中的行场同步信号将转换后的每行CVBS对 应的数值分别进行存储，并依据存储的所述各行CVBS对应的数值计算所述CVBS的质量；
[0055] 在一个实施例中，所述运行模块302依据存储的所述各行CVBS对应的数值计算所 述CVBS的质量，包括：
[0056] 依据CVBS测量标准提取已存储的相应行的CVBS对应的数值，并根据所述已提取 的CVBS对应的数值计算CVBS的质量。
[0057] 所述计算方法是依据现有CVBS测量标准中的相应公式进行的，详见后续描述。
[0058] 所述模数转换模块303,用于对所述被测机顶盒输出的CVBS进行模数转换；
[0059] 所述被测机顶盒304为本发明实施例使用场景下的测试对象，用于将所述标准视 频码流转换成CVBS并输出。
[0060] 在一个实施例中，所述装置还包括：行场同步信号定位模块305,用于对所述被测 机顶盒输出的CVBS进行行场同步信号的定位，得到行场同步信号。
[0061] 这里是为了更准确、可靠地找出行场同步信号，可采用独立的行场同步/行计数 电路对所述行场同步信号进行定位。当然，如果不考虑噪声信号，行场同步信号可以直接从 模数转换后的CVBS中获得。
[0062] 在一个实施例中，所述装置还包括：显示模块306,用于显示计算所得的所述CVBS 的质量。
[0063] 本发明实施例借用标准的视频码流，可通过FPGA为硬件核心来实现。与传统测试 方法比较，不但测试环境成本低和功能易于扩展外，还能快速、简单的一次性测完所有指标 而完全不需要复杂的人工操作仪表的过程，极大地提高了自动化测试水平，而且由于测试 过程无需人工操作和调整测试仪器，也减少了误差的引入而提高了精确度。
[0064] 在一个实施例中，如图4所示，所述运行模块302包括：收发模块3021、计算处理 模块3022和第二存储模块3023 ;其中，
[0065] 所述收发模块3021，用于将所述第一存储模块预先存储的标准视频码流传输到被 测机顶盒；
[0066] 所述计算处理模块3022,用于依据模数转换模块转换后所得信号中的行场同步 信号、将转换后的每行CVBS对应的数值分别存储到第二存储模块，并依据存储的所述各行 CVBS对应的数值计算所述CVBS的质量；
[0067] 所述第二存储模块3023,用于存储转换后的每行CVBS对应的数值。
[0068] 在实际应用时，如图2所示，所述第一存储模块301可通过EEPR0M实现，存储标准 的CCITT0. 33视频码流，它是标准和通用的数据，这些标准数据经图2中的FPGA 2输出到 被测机顶盒4中产生测试指标所用标准图案的基本CVBS。所述EEPR0M中的数据通过FPGA 内部设置的I2C接口总线逻辑输出到FPGA中。
[0069] 所述运行模块302可通过FPGA实现，它是该装置的核心部分，完成数据收发、数据 存储、数据处理、信号质量指标的计算和外围器件接口，目前FPGA器件内部资源相当丰富， 有很多功能模块可以直接生成或调用，本发明实施例可以充分利用其内部资源，简化设计 难度和成本。
[0070] 所述模数转换模块303可通过所述A/D转换器实现，接收被测机顶盒输出的模拟 CVBS信号，并对其进行高速和高精度模数转换即A/D转换，其输出信号是数字信号，供FPGA 2进行数据处理。
[0071] 关于ADC转换速率的选择：以目前使用较多的彩色标清PAL制式为例，图像分辨率 是768x576,每秒25帧，垂直分辨率625 (活动行只有576,即实际用于传送图像和信息的行 数为576行），行速率（线/秒）为25X625 = 15625。每行持续时间64us，而活动行持续 时间52us ;根据这些数据可知，要在40ms (-帧）时间内要处理768x576个像素，即约83ns 要能完成一个模拟量的AD转换，所以ADC的转换速率不能低于1/83 = 12. 048MSPS。如果 从PAL制式像素时钟考虑，因为其大约在13. 5MHz，为了降低系统功耗并保证采样准确性， 由采样定理得出的采样信号应至少为27MHz，像素时钟就是来同步像素有效信号的，每个像 素时钟来输出一个像素的电压值；
[0072] 综上所述，本发明实施例可选用ADC的转换速率不能低于27 MSPS，AD9433是一种 12位单片采样A/D转换器，使用方便，该产品转换速率高达125MSPS，并为适应宽带做了优 化设计。
[0073] 所述行场同步信号定位模块305可通过行场同步/行计数电路实现，因为在实际 的视频信号中一般都存在噪声，为了准确可靠地找出行场同步信号，必须使用独立的行场 同步电路（如果不考虑噪声信号，理论上行场同步信号可以根据CVBS的波形特征从A/D转 换后的数字信号中定位），生成的行场同步信号作为所述FPGA 2内部RAM单元读写地址的 定位信号，该行场同步/行计数电路有很多成熟电路，此处不再赘述。
[0074] 所述显示模块306可通过上位机/LED显示器实现。
[0075] 另外，所述图2中还设置有FPGA的配置存储器，即图中的PR0M 7。系统上电时，自 动将FPGA的下载文件，即FPGA中的逻辑（即FPGA在整个方法流程中所执行的相应操作） 从PR0M中下载到FPGA中。
[0076] 本发明实施例单行CVBS在模数转换后的数据按信号出现先后关系严格与RAM地 址对应，这样，数据处理只需对照时序图就能直观地确定RAM单元的地址，大大简化了逻辑 设计难度。
[0077] 如上文所述，本发明实施例为了方便直观地确定一帧图像中信号电平的高低和所 对应的像素，将FPGA内部RAM按照图像行和列的时间单位来划分，每个单元可为12bit宽。 根据RAM中数值（即信号电平）的变化特征和RAM地址，可以方便地映射为测试信号的电 平高低和时序上的位置，依此可以计算各待测指标。下面根据国家广电的CVBS视频测试指 标要求介绍CVBS每个指标的自动测试方法：
[0078] 对于视频输出幅度和视频同步幅度的测量：
[0079] 首先FPGA从EEPR0M中读出标准的测试码流，通过以太网口输出到被测机顶盒， 被测机顶盒接收到此码流数据后，加上行同步头和消隐电平，经D/A转换在CVBS接口输 出视频信号。本发明实施例所述测试系统在对此CVBS进行A/D转换时，转换周期设为 37. 037ns (即转换速率为27MSPS)，A/D转换后的数据存储于FPGA内部的RAM中，该过程在 后面几项指标的测试过程中均相同，不同之处只是行计数值可能不同，所以后续对这部分 内容不再详细描述，而简述为"测试系统从存储器读出标准测试码流，被测机顶盒生成和输 出 CVBS"。
[0080] 从CVBS行信号时序图（见图5)可以看出，在理想情况下，当行计数器等于36(取 测试图案的白条中部）时，RAM空间中的后1440个单元内容（为描述方便，本文中数据都是 十进制）都应该是1400 (即电平为700mv)，为了过滤干扰，实际结果可以计算出最后1440 个单元的内容的平均值作视频输出幅度。而视频同步幅度的计算则是计算RAM地址从25 开始的128个单元内容的平均值。
[0081] 对于亮度非线性的测量：
[0082] 测试系统从存储器读出标准测试码流，被测机顶盒生成和输出CVBS信号，当行计 数器为36 (选中间行号附近），在理想状态下，RAM中的后1440个单元内容是按照上述阶梯 的时间和幅度变化，如图6所示，即每250个单元增加280 (表示140mv)，为了过滤干扰，实 际测试结果按250个单元的平均值，根据公式：非线性度=(Amax-Amin)/Amax*100%算出 最终结果。
[0083] 对于K系数的测量：
[0084] K系数有多种定义，但一般采用2T正弦平方波失真（K-2T)作为测试指标，其时序、 幅度见图7。
[0085] 在测试该项指标时，测试系统从存储器读出标准测试码流，被测机顶盒生成和输 出CVBS，当行计数器为36时，测试系统在AD转换后根据图7的时序关系确定相关参数所在 RAM地址范围，将此地址范围内（此时单元地址为648前后各150个存储单元，共301个单 元）数值比较后找到实际的P (即最大值）和a(脉冲底部振铃幅度，在图7中为最小值）， 计算出K系数。
[0086] 对于视频幅频特性的测量：
[0087] 此指标的定义是从场频（低频）至系统标称截止频率（高频）的频带范围内，通道 输入与输出之间相对于基准点频率250KHZ的增益变化，以dB为单位，见图8。这个250KHZ 方波信号是从行同步信号前沿的10. 5 μ s处开始，该方波信号的高频分量丰富，能敏感地 反映出通道的过冲失真，常用来测量通道的过渡特性和高频脉冲的过渡失真。
[0088] 频率的取定尽量避免彼此间的整倍数关系，可以减少彼此的谐波互相影响。考虑 把副载波4. 43Μ夹在中间，便于估计通道对它的影响。协议建议测试6种频率的正弦波的 信号增益即可，它们分别是：
[0089] 0· 5Μ，1. 5Μ，2· 5Μ，4· 0Μ，4· 8Μ 和 5· 8Μ。