半导体集成电路器件的制作方法

专利名称：半导体集成电路器件的制作方法
技术领域：
本发明涉及一种用于显示器件的驱动技术，特别涉及一种用于有效地减小例如等离子体显示设备的功耗和尺寸的技术。
背景技术：
一个地址电极驱动部分通常被提供在例如等离子体显示面板这样的每个显示设备中，并且该地址电极驱动部分由多个单芯片地址驱动半导体集成电路器件所构成。
该地址电极驱动部分根据来自一个帧存储器的显示数据输出驱动一个目标等离子体体显示面板的地址电极。每个地址电极驱动半导体集成电路器件由位移寄存器、输出电路、输出电路等等所构成。该输出电路由电平移动器、缓冲器、输出驱动器等等所构成。
来自该帧存储器的显示数据输出被提供到该位移寄存器，以由该位移寄存器转换为并行数据，然后输出到该锁存电路。
该锁存电路根据一个锁存信号锁存来自该位移寄存器的数据输出，并且把锁存的数据输出到该锁存电路。被锁存的数据然后被提供到分别对应于它自身的电平移动器和缓冲器，然后从这些电平移动器和缓冲器输出到由P沟道MOS晶体管和N沟道MOS晶体管所构成的输出驱动器，以开/关该输出驱动器。
该输出驱动器的输出电压被提供到该目标等离子体体显示面板，作为用于驱动该等离子体显示面板的地址电极的地址脉冲。
在该等离子体显示面板中，通过如下技术减小功耗。例如，该技术把一个延迟电路提供给该地址电极驱动部分，使得该延迟电路在线选周期的寻址操作过程中开/关，以延迟控制信号，从而避免电源的短路，从而减小与用来选择以矩阵形式置于该等离子体显示面板中的一个数据电极阵列(参见专利文献1)[专利文献1]日本未审查专利公告No.2000-172215发明内容但是，在上述半导体集成电路器件这样的一种电路结构中，本发明的发明人发现出现如下问题。
具体来说，由于该输出驱动器的电压幅度采用高电源电压的数值-参考电势(VSS)，则该输出驱动器的P沟道MOS晶体管的栅源电压Vgs需要具有比所施加的高电源电压更高的耐压。
并且，为了获得这样的栅源电压Vgs的高耐压，该半导体氧化膜需要变得更厚，并且这增加输出驱动器的导通电阻。
结果，由于栅氧化膜仅仅需要在输出驱动器的P沟道MOS晶体管中变得更厚，因此可能增加制造成本。即使用该处理技术中，比增加P沟道MOS晶体管的漏源电压Vds的耐压更加难以增加栅源电压Vgs的耐压。
另外，由于仅仅在该输出驱动器的P沟道MOS晶体管中需要该栅氧化膜较厚，因此可能增加制造成本。即使在该处理技术中，比增加P沟道MOS晶体管的漏源电压Vds的耐压的情况更加难以增加栅源电压Vgs的耐压。
另外，由于输出驱动器的P沟道MOS晶体管由上述的一个电压所驱动，则由于负载电流所造成的高电源电压的变化和上升速度的变化，该P沟道MOS晶体管的导通电阻变化也增加。这已经成为另一个常规问题。
在这种情况下，本发明的一个目的是提供一种半导体集成电路器件，其可以增加驱动能力并且大大地减小直通电流，从而减小例如等离子体显示器这样的显示设备的功耗和尺寸。
从下文的描述和附图中，本发明的上述和其他目的和新特点将变得更加清楚。
在本说明书中公开的本发明的一般目的将在下文中简要描述。
在一个方面，本发明的半导体集成电路器件包括输出部分，用于根据第一转换信号、第二转换信号和驱动脉冲输出用于驱动所述地址电极的电极驱动脉冲；以及输出驱动部分，用于根据显示数据驱动所述输出部分。当首先输入的所述第一数据和在所述第一数据输入之后输入的所述第二数据改变时，所述输出驱动部分输出用于驱动所述输出部分的驱动脉冲。所述第一和第二数据被包含在所述显示数据中。
接着，将简要地描述在其他方面中的本发明的半导体集成电路器件。
在另一个方面中，本发明的半导体集成电路器件，包括一个驱动控制部分，其包括用于根据所述显示数据输出驱动所述显示设备的地址电极的电极驱动脉冲的输出部分以及用于驱动所述输出部分的输出驱动部分。该输出驱动部分包括一个高阻抗驱动脉冲产生部分，用于当所述输出部分的输出状态被改变时，根据一个高阻抗控制信号把该输出部分的输出驱动为高阻抗状态。


图1为在本发明的一个实施例中的等离子体显示面板显示设备的主要部分的方框图；图2为在图1中所示的等离子体显示面板显示设备中提供的地址电极驱动电路的方框图；图3为在图2中所示的地址电极驱动电路的输出电路的电路图；图4为在图2中所示的地址电极驱动电路中的每个部分信号的时序图；
图5为在一个例子中在图2中所示的地址电极驱动电路的方框图；图6为在图5中所示的地址电极驱动电路中的每个部分信号的时序图；图7为在另一个例子中在图2中所示的地址电极驱动电路的方框图；图8为在图7中所示的地址电极驱动电路中的每个部分信号的时序图；图9为在另一个例子中在图7中所示的地址电极驱动电路的方框图；图10为在图9中所示的地址电极驱动电路中的每个部分信号的时序图；图11为在本发明的另一个实施例中的等离子体显示面板中提供的地址电极驱动电路的方框图；以及图12为在图11中所示的地址电极驱动电路中的每个部分信号的时序图。
具体实施例方式
在下文中，将参照附图描述本发明的优选实施例。
图1为在本发明的一个实施例中的等离子体显示面板显示设备的主要部分的方框图。图2为在图1中所示的等离子体显示面板显示设备中提供的地址电极驱动电路的方框图。图3为在图2中所示的地址电极驱动电路的输出电路的电路图。图4为在图2中所示的地址电极驱动电路中的每个部分信号的时序图。图5为在一个例子中在图2中所示的地址电极驱动电路的方框图。图6为在图5中所示的地址电极驱动电路中的每个部分信号的时序图。图7为在另一个例子中在图2中所示的地址电极驱动电路的方框图。图8为在图7中所示的地址电极驱动电路中的每个部分信号的时序图。图9为在另一个例子中在图7中所示的地址电极驱动电路的方框图。图10为在图9中所示的地址电极驱动电路中的每个部分信号的时序图。
在本实施例中，如图1中所示的等离子体显示面板显示设备包括一个等离子体显示面板1、X电极驱动电路2、Y电极驱动电路3、地址电极驱动电路(半导体集成电路器件)4等等。
该等离子体显示面板1包括X电极5、Y电极6和地址电极7。该X电极驱动电路2根据一个驱动脉冲输出一个X脉冲，以施加到一个X电极5。该Y电极驱动电路3根据一个驱动脉冲输出一个Y脉冲，以施加到一个Y电极。
该地址电极驱动电路4根据显示数据输出一个地址脉冲，以施加到一个地址电极7。该显示数据例如包括图像位数据、锁存信号等等。
在该等离子体显示面板显示设备中，在一个时刻获得的一个场被分为8个子场，每个子场具有互不相同的相对特定的亮度，例如获得256个颜色灰度级(8位)。该子场被按照从最低有效位(LSB)至最高有效位(MSB)的次序置于每个目标图像位信息中。
一个子场包括三种周期复位周期、地址周期和持续放电周期。
在复位周期中，顺序地执行三个操作，全屏幕擦除、全屏幕写入以及全屏幕擦除。在该地址周期中，作为分配到每个子场的一个显示数据的图像位信息被按线顺序地写入。在一个地址电极7中，等效于显示线的数目的n条线的图像位信息被作为串行数据顺序地输出，以第一线为开始。在此时，在每个地址电极中，一个地址脉冲仅仅被有选择地施加到要被显示的每个放电单元。
扫描脉冲被按线顺序地施加到Y电极6，以对应于要被施加到地址电极7的串行数据的每个线的第一电极为开始。该扫描脉冲按照与地址脉冲相同的相位把要施加的电压改变为0V。从而，仅仅当地址脉冲被施加到地址电极7并且扫描脉冲被施加到Y电极6时，图像位信息被写入。
在该持续放电周期中，持续脉冲被交替地施加到Y电极6和X电极5，以持续放电。在此时，当要被施加到地址电极7的电压被固定在0V时，仅仅以保留在放电单元中的壁面电荷(wall charge)再次执行放电，其中在地址周期和持续脉冲过程中，图像位信息被分别写入在该放电单元中。
接着，将参照图2描述地址电极驱动电路4的结构。
该地址电极驱动电路4例如由单芯片半导体集成电路器件所构成。更加具体来说，该地址电极驱动电路4由一个驱动脉冲产生电路9和多个地址电极驱动部分(驱动控制部分)101至10n。
该地址电极驱动部分101至10n被按照与X电极5一一对应的关系提供在等离子体显示面板1中。结果，地址电极驱动部分101至10n的数目与X电极5的数目相同。
该地址电极驱动部分101由位移寄存器11、锁存器12、反相器13和14、以及输出电路(输出部分)15所构成。
包含在显示数据中的图像位数据(第一数据和第二数据)DATA被输入到位移寄存器11的数据端D，并且时钟信号CLK被输入到位移寄存器11的时钟端。
该位移寄存器11的输出端Q连接到锁存器(第一锁存器)12的一个数据端D。一个锁存信号被输入到该锁存器12的其他数据(锁存输入)端LAT。从锁存器12的输出端Q输出的信号被输入到输出电路15，以及作为转换信号(第二转换信号)INN输入到反相器13的输入部分。
从反相器13的输出部分输出的信号被作为反相的转换信号(第一转换信号)/INP输入到输出电路15。该锁存信号还被输入到驱动脉冲产生电路9，并且该驱动脉冲产生电路9根据该锁存信号产生脉冲。
从驱动脉冲产生电路9输出的脉冲被输入到反相器14的输入部分，并且从反相器14的输出部分输出的信号被输入到电路15作为一个驱动脉冲信号(驱动脉冲)/ACL。该输出电路15然后输出一个地址脉冲D1。
尽管上文已经描述地址电极驱动部分101的结构，但是该结构与每个其他地址电极驱动部分102至10n相同，因此该描述被省略。
接着，将参照图3描述输出电路15的结构。
该输出电路15由晶体管T1至T11和齐纳二极管Z1所构成。该晶体管T1、T3、T5、T7、T8和T10是P沟道MOS晶体管，而晶体管T2、T9、T11是N沟道MOS晶体管。并且，晶体管T4和T6是NPN双极型晶体管。
晶体管T1和T2以及晶体管T8和T9被串联在一个反相器结构中的逻辑电源电压(第二电源电压)与地电势(参考电势)GND之间。
一个反相的转换信号/INP(图2)被输入到每个晶体管T1和T2的输入部分，并且该晶体管T6的基极被连接到每个晶体管T1和T2的输出部分。
一个转换信号INN(图2)被输入到每个晶体管T8和T9的输入部分，并且该晶体管T(下拉元件，驱动部分)的栅极连接到每个晶体管T8和T9的输出部分。
该高电源电压(第一电源电压)V2被提供到每个晶体管T3和T5的一个连接部分，并且还分别提供到每个齐纳二极管Z1的阴极。该晶体管T3的其他连接部分连接到每个晶体管T3和T5的栅极，以及分别连接到晶体管的集电极。
晶体管T5的其他连接部分分别连接到齐纳二极管Z1的阳极、晶体管T6的集电极和晶体管(上拉元件，驱动部分)T10的栅极。
一个反相的转换信号/INP被输入到晶体管T4的基极，并且该晶体管T4的发射极分别连接到晶体管T6的发射极以及该晶体管T7的一个连接部分。
一个驱动脉冲信号/ACL(图2)输入到晶体管T7的栅极，并且该晶体管T7的其他连接部分通过一个电流源电路I1。
该晶体管T3至T7和齐纳二极管Z1组合构成一个电平移动电路。
该晶体管T10和T11作为串联在高电源电压V2和地电势GND之间的推挽式电路的输出驱动器，并且每个晶体管T10和T11的输出部分输出一个地址脉冲D1。
接着将描述在该实施例中的地址电极驱动电路4的功能。
首先，将描述该输出电路15的操作。
首先，为了导通在输出驱动器中提供的晶体管T10以输出地址脉冲D1作为高电平信号，该晶体管T11被截止，该反相的转换信号/INP被作为低电平信号而输入，该晶体管T4截止，该晶体管T6截止，该驱动脉冲/ACL被作为高电平信号而输出，并且晶体管T7分别导通，以改变晶体管T10至晶体管T6的寄生电容Cp1，并且对该寄生电容Cp2放电。
如果晶体管T9的阈值电压低于齐纳二极管Z1的齐纳电压，则直到寄生电容Cp1/Cp2的充电/放电完成时为止，没有电流在齐纳二极管Z1中流动。
当寄生电容Cp1/Cp2的充电/放电完成时，该地址脉冲D1被晶体管T10所驱动，以具有与高电源电压V2相同的电势，也就是说被作为一个高电平信号而输出。
如果在寄生电容Cp1/Cp2的充电/放电完成之后该电流继续流动，则仅仅一个无效电流在齐纳二极管Z1中流动。该晶体管T7如此被截止，以切断该电流。
在此时，地址脉冲D1的上升速度由电流源电路I1的寄生电容Cp2通过晶体管T7的放电时间所确定。如果晶体管T10的负载在其驱动能力的范围内，则该地址脉冲D1的上升速度完全不受到该负载的影响。
为了使得在该输出驱动器中的晶体管T10截止，以输出作为低电平信号的地址脉冲D1，则该反相的转换信号/INP被作为高电平信号而输出，该晶体管T4截止，该晶体管T6截止，并且驱动脉冲信号/ACL被作为低电平信号而输出，以使得晶体管T7截止，从而对晶体管T10的寄生电容Cp1放电。该晶体管T10被截止。
然后，该晶体管T11被导通，以输出地址脉冲D1作为一个低电平信号。
在该连接中，该寄生电容Cp2通过晶体管T5放电，使得晶体管T5必须被保持直到地址脉冲D1具有与地电势GND相同的电势。如果晶体管T5在寄生电容Cp2的充电完成之前被截止，则寄生电容Cp2被从寄生电容Cp1充电，从而晶体管T10导通。
由于按照这种方式使用该电流驱动电平移动电路，则该晶体管T10的栅源电压Vgs的耐压被大大地减小。
接着，参照在图2和4中所示的时序图描述地址电极驱动电路4的操作。
在图4中，从上到下按照位移寄存器11的输出、输入到地址电极驱动电路4的锁存信号、从锁存器12输出的转换信号INN、从反相器14输出的的驱动脉冲/ACL以及从输出电路15输出的地址脉冲D1的次序示出信号时序。
首先，根据时钟信号CLK，被输入到位移寄存器11的图像位数据DATA被位移寄存器11位移，然后输入到锁存器12。
该锁存器12根据一个锁存信号锁存从位移寄存器11输出的数据，然后把锁存的数据输入到输出电路15作为一个转换信号INN。该转换信号INN被反相器13所反相，然后输入到输出电路15作为一个反相的转换信号/INP。
类似地，由驱动脉冲产生电路9根据的锁存信号而产生的脉冲被反相器14所反相，然后输入到输出电路15作为一个驱动脉冲/ACL。
根据分别输入到输出电路15的该转换信号INN、反相的转换信号/INP和驱动脉冲信号/ACL，该输出电路15输出如上文所述的一个地址脉冲D1。
即使当位移寄存器11输出信号而不改变该电平时，例如从高电平信号到高电平信号或者从低电平信号到低电平信号，该地址电极驱动电路4输出驱动脉冲/ACL(在图4中的驱动脉冲/ACL中加阴影的脉冲)。在该信号电平保持不变的周期过程中输出的驱动脉冲/ACL是不必要的脉冲，其导致驱动电流的浪费。
接着，将参照图5描述可以消除这种不必要的脉冲并且抑制无谓的驱动电流消耗的的地址电极驱动电路(半导体集成电路器件)4a。
类似于在图2中所示的地址电极驱动电路4，该地址电极驱动电路4a由驱动脉冲产生电路9、以及多个地址电极驱动部分(驱动控制部分)10a1至10an所构成。
该地址电极驱动部分10a1(至10an)与在图2中的地址电极驱动部分101(至10n)相同；其由位移寄存器11、锁存器12、反相器13、和输出电路15所构成，并且还新增加有锁存器(第二锁存器)16、反相器(驱动脉冲输出部分)17、异或电路(驱动脉冲输出部分)18和NAND电路(驱动脉冲输出部分)19。
该锁存器12的输出端Q分别连接到锁存器16的数据端D和该异或电路18的一个输入部分。该驱动脉冲产生电路9的输出部分分别连接到反相器17的输入部分和该NAND电路19的一个输入端。
该反相器17的输出部分连接到锁存器16的锁存输入端LAT，并且NAND电路19的其他输入部分连接到异或电路18的输出部分。从该NAND电路19的输出部分输出的信号被输入到输出电路15作为一个驱动脉冲/ACL。
其他电路连接与地址电极驱动部分101(至10n)相同。因此省略对它们的描述。
图6示出在地址电极驱动电路4a中的每个部分信号。
在图6中，从上到下按照位移寄存器11的输出、输入到地址电极驱动电路4a的锁存信号、从锁存器12输出的转换信号INN、从NAND电路19输出的驱动脉冲/ACL、以及从输出电路15输出的地址脉冲D1的次序示出信号时序。
在该地址电极驱动部分10a1(至10an)中，新增加的锁存器16锁存从锁存器12输出的前置脉冲，并且把该脉冲与从锁存器12输出的新脉冲一同输入到异或电路18。仅仅当两个脉冲互不相同时，该NAND电路19输出一个驱动脉冲/ACL。
从而，只要该位移寄存器11输出而不改变电平的信号，例如从高电平信号到高电平信号或者从低电平信号到低电平信号，则驱动脉冲/ACL的输出被抑制。因此，避免驱动电流的浪费。
如果负载电流与电流消耗的比例下降，则避免这种无谓的电流消耗的效果变得显著。并且，输出转换次数变得越小，则该效果越显著。
在地址电极驱动电路4a中，分别具有互不相同的导通时间的许多屏幕被置于多层中，以便于用颜色的灰度级显示图象，使得每个屏幕的输出转换次数减小。该方法是有利的。
随着屏幕的尺寸变小，负载电流减小，并且驱动电流与电流消耗的比例增加。因此，防止无谓的电流消耗的效果增加。
在此之后，在等离子体显示面板1中，在相邻线之间的电容作为作为一个主负载，并且一个信号的上升和下降时间必须避免在相邻电极之间相互交叉，以便于抑制这样的负载电流。并且，在输出改变之后，还必须避免在输出电路15(图3)中提供的晶体管T10和T11之间流动的直通电流(through-current)。
图7示出防止这种直通电流的一个地址电极驱动电路(半导体集成电路器件)4b的方框图。
地址电极驱动电路4b由延迟信号产生部分20以及多个地址电极驱动部分(驱动控制部分)10b1至10bn所构成。
该延迟信号产生部分20由延迟电路21、下降延迟电路22、反相器23和NAND电路24所构成。每个地址电极驱动部分10b1至10bn包括与图2中所示的地址电极驱动部分相同的位移寄存器11和锁存器12，以及新增加的选择器25、反相器26、NAND电路27和28和输出电路(输出部分)15a。
在输出电路15a中，该电平位移电路不被形成为一个电流驱动的电路，而被形成为不需要驱动脉冲/ACL的一个电压驱动电路。
一个锁存信号被分别输入到延迟电路21的输入部分和NAND电路24的其他输入部分。该延迟电路21的输出部分被连接到反相器23的输入部分，并且反相器23的输出部分被连接到NAND电路24的一个输入部分。
NAND电路24的输出部分连接到下降延迟电路22的输入部分和选择器25的一个输入端。该下降延迟电路22的输出部分连接到选择器25的其他输入部分。
延迟信号产生部分20从锁存信号产生延迟电路DL1和DL2，然后输出在一个周期被驱动到高阻抗状态(Hi-Z)的这些信号DL1和DL2。该延迟电路(第一延迟信号)DL1的高阻抗状态(Hi-Z)比延迟电路(第二延迟信号)DL2的高阻抗状态更短。
在地址电极驱动部分10b1(至10bn)中，该锁存器12的输出端Q被分别连接到选择器25的控制端、反相器26的输入部分以及NAND电路27的其他输入部分。
该选择器25的输出部分连接到每个NAND电路27和28的一个输入端，并且NAND电路28的其他输入部分连接到反相器26的输出部分。
该选择器25根据输入到其控制端的控制信号选择输入到选择器25的两个输入端的延迟电路DL1和DL2，并且输出所选择的延迟信号。在这种情况中，如果锁存器12输出一个高电平信号，选择器25选择延迟电路DL2。如果锁存器12输出一个低电平信号，则该选择器25选择延迟电路DL1。
然后，NAND电路27通过该输出部分输出一个反相的转换信号/INP，并且NAND电路28通过该输出部分输出一个转换信号INN，并且反相的转换信号/INP和INN被分别输入到输出电路15a。
图8示出在地址电极驱动电路4b中的每个部分信号的时序图。
在图8中，从上到下按照锁存信号、延迟电路DL1、延迟电路DL2以及输出电路15a的地址脉冲D1的次序示出信号时序。
在这种情况中，如图8中所示，该延迟信号产生部分20在一个锁存信号输入之后，产生在下降时序相同并且在上升时序不同的延迟电路DL1和DL2。
当延迟电路DL1和DL2下降时，在输出电路15a的最后步骤中的输出驱动器(例如，由P沟道MOS晶体管和N沟道MOS晶体管所构成)被截止，从而延迟电路DL1和DL2被驱动到高阻抗状态。
在此之后，选择器25选择用于复位高阻抗状态的一个时序。在此时，如果锁存器12输出一个高电平信号，则该选择器25选择延迟电路DL2。如果锁存器12输出一个低电平信号，则该选择器选择该延迟电路DL1。
由于当所选择的延迟电路DL1/DL2上升时，高阻抗状态被复位，则可以移动在相邻电极之间的信号上升/下降时序。另外，由于锁存输出被从高阻抗状态移动，因此可以避免直通电流。
如上文所述，由于可以根据输出数据的类型选择用于复位高阻抗状态的时序，因此可以选择一个输出转换时序，以避免在相邻电极之间的一个信号的上升和下降时序相互交叉。
尽管用于复位高阻抗状态的时序被选择以避免信号的上升和下降在图8中相互交叉，例如还可以通过使得选择器25的输出部分的连接反转而避免该交叉。
图9示出包括具有如图3中所示的电流驱动电平位移电路的输出电路15的地址电极驱动电路(半导体集成电路器件)4c的方框图，以便于选择用于复位高阻抗状态的时序，从而选择用于改变电流输出的时序。
地址电极驱动电路4c由延迟信号产生部分29、Hi-Z驱动脉冲产生电路(高阻抗驱动脉冲产生部分)30、下降延迟电路31、驱动脉冲产生电路32和33以及多个地址电极驱动部分10c1至10cn所构成。
该延迟信号产生部分29由AND电路34、延迟电路35、反相器36和NAND电路37所构成。该Hi-Z驱动脉冲产生电路30由反相器38和39、延迟电路40和AND电路41所构成。
每个地址电极驱动部分10c1(至10cn)包括与图2中相同的在图3中所示的位移寄存器11、锁存器12和输出电路15，并且新增加选择器42和43、反相器44、NAND电路45和46和NOR电路47。
高阻抗控制信号/Hi-Z被分别输入到反相器38的输入部分以及AND电路34的一个输入部分。该反相器38的输出部分分别连接到延迟电路40的输入部分以及AND电路41的其他输入部分。
该延迟电路40的输出部分连接到反相器39的输入部分，并且反相器39的输出部分连接到AND电路41的一个输入部分。来自AND电路41的信号输出被输入到NOR电路47的一个输入部分作为驱动脉冲信号A3。
一个锁存信号被输入到AND电路34的其他输入部分，并且AND电路34的输出部分分别连接到延迟电路35的输入部分和NAND电路37的其他输入部分。
该延迟电路35的输出部分连接到反相器36的输入部分，并且反相器36的输出部分连接到NAND电路37的一个输入部分。
NAND电路37的输出部分连接到下降延迟电路31的输入部分以及AND电路48的一个输入部分。该AND电路48的输出部分分别连接到脉冲产生电路(第一驱动脉冲产生部分)32的输入部分和选择器(第一选择器)42的一个输入部分。该NAND电路37输出该延迟电路DL1。
下降延迟电路31的输出部分连接到AND电路49的一个输入部分。该AND电路49的输出部分分别连接到驱动脉冲产生电路(第二驱动脉冲产生部分)33的输入部分和选择器42的其他输入部分。该下降延迟电路31输出延迟电路DL2。该高阻抗控制信号/Hi-Z被输入到每个AND电路48和49的其他输入部分。
该脉冲产生电路32的输出部分连接到选择器(第二选择器)43的一个输入部分，并且驱动脉冲产生电路33的输出部分连接到选择器43的其他输入部分。这些驱动脉冲产生电路32和33输出驱动脉冲信号A1和A2。
该锁存器12的输出端Q分别连接到每个选择器42和43的控制端、反相器44的输入部分和NAND电路45的其他输入部分。
该选择器42的输出部分连接到每个NAND电路45和46的一个输入部分，并且反相器44的输出部分连接到NAND电路46的其他连接部分。
这些NAND电路45和46分别把反相的转换信号/INP和转换信号INN输出到输出电路15。
选择器43的输出部分连接到NOR电路47的其他输入部分，并且该NOR电路47把驱动脉冲/ACL输出到输出电路15。
图10示出在地址电极驱动电路4c中的每个部分信号的时序图。
在图10中，从上到下按照锁存信号、高阻抗控制信号/Hi-Z、延迟电路DL1、驱动脉冲信号A1、延迟电路DL2、驱动脉冲信号A2、驱动脉冲信号A3和输出电路15的输出的次序示出信号时序。
如图10中所示，在Hi-Z驱动脉冲产生电路30中，当高阻抗控制信号/Hi-Z的电平较低时，输出电路15的输出被驱动高阻抗状态。在此时，Hi-Z驱动脉冲产生电路30把一个驱动脉冲施加到P沟道MOS晶体管T10，使其截止。该晶体管T10包含在输出电路15的输出驱动器中(图3)。
该脉冲仅仅对晶体管T10的寄生电容Cp1放电，从而不再需要该脉冲改变输出状态。
当改变输出状态时，选择器43选择对应于被用作为一个改变时序的延迟电路DL1或DL2的驱动脉冲信号A1或A2。
即使由高阻抗控制信号Hi-Z所设置的高阻抗状态被改写，当高阻抗状态复位时，根据锁存器12的输出状态而选择一个输出时序。
在地址电极驱动电路4c中，如果位移寄存器11输出如图5中所示不改变信号电平的信号，例如从高电平信号到高电平信号或者从低电平信号到低电平信号，则该驱动脉冲/ACL的输出可能被停止，以抑制无谓的驱动电流消耗。
在这种情况中，如图11中所示，该地址电极驱动电路4c类似于图9中所示的地址电极驱动部分10c1(至10cn)而构成；具体来说，该电路4c由位移寄存器11、锁存器12、输出电路15、选择器42和43、反相器44、NAND电路45和46、NOR电路47、另一个锁存器(第二锁存器)53、另一个反相器(驱动脉冲输出部分)51、异或电路(驱动脉冲输出部分)50和AND电路(驱动脉冲输出部分)52所构成。在这种情况中，该电路4c还新增加一个Hi-Z复位驱动脉冲产生电路55，用于接收AND电路49的输出以及通过一个输入端连接到Hi-Z复位驱动脉冲产生电路55的输出的AND电路54输出，并且通过其他输入端连接到AND电路49的输出端，并且具有用作为一个Hi-Z控制线A3的输出端。该Hi-Z复位驱动脉冲产生电路55由反相器57、延迟电路58和AND电路56所构成。
即使在这种情况中，如图5中所示，即使由于锁存信号而导致输出状态的改变，由于位移寄存器11输出不改变信号电平的信号，例如从高电平信号变为高电平信号或者从低电平信号变为低电平信号，则驱动脉冲/ACL的输出被抑制。结果，避免无谓的驱动电流消耗。
另外，即使当信号/Hi-Z为高电平并且锁存器12的状态变为高阻抗状态或者已经设置为高阻抗状态时，锁存器12的状态被改变，如图9中所示，当高阻抗状态被复位时，该锁存器12的输出时序根据其输出状态而被根据其输出状态而选择。
如果锁存器12保持相同的状态，并且当高阻抗状态被复位时输出高电平信号，则需要驱动脉冲施加到P沟道MOS晶体管T10，其配置该输出电路15的输出驱动器(图3)，使得晶体管T10导通。
该脉冲仅仅对晶体管T10的寄生电容Cp1充电，从而该脉冲不再需要改变输出状态。图12示出在图11中所示的每个部分信号的时序图。
在这种情况中，由于没有出现状态变化，因此驱动脉冲信号A2的驱动脉冲被异或电路50所屏蔽。这是为什么当延迟电路DL2下降时，使用从Hi-Z复位驱动脉冲产生电路55输出的驱动脉冲，把该输出被从高阻抗状态复位到Hi状态。
因此，可以使用于驱动本发明的半导体集成电路的驱动电流最小化。
结果，在本实施例中，由于分别具有小的栅源电压Vgs的耐压值的晶体管可以用于输出电路15的输出驱动器，因此可以减小输出驱动器的尺寸并且实现高驱动能力。
由于避免输出驱动器直通电流，因此可以减小地址电极驱动电路4的功耗。
尽管已经具体描述本发明的优选形式，但是应当知道本领域的普通技术人员可以作出各种改变而不脱离本发明的精神。
把在该说明书中所公开的由本发明所获得的效果总结如下(1)由于输出部分的输出驱动器减小尺寸，因此驱动能力提高，并且可以减小半导体集成电路器件的尺寸。
(2)由于避免该输出驱动器的直通电流，该半导体集成电路器件的功耗减小。
(3)另外，由于在(1)和(2)中所述的效果，可以减小尺寸和功耗。
权利要求
1.一种半导体集成电路器件，用于根据显示数据驱动显示设备的地址电极，其中所述半导体集成电路器件包括一个驱动控制部分，其包括输出部分，用于根据第一转换信号、第二转换信号和驱动脉冲输出用于驱动所述显示设备的所述地址电极的电极驱动脉冲；以及输出驱动部分，用于根据所述显示数据驱动所述输出部分，其中当首先输入的所述第一数据和在所述第一数据输入之后输入的所述第二数据改变时，所述输出驱动部分输出用于驱动所述输出部分的驱动脉冲，所述第一和第二数据包含在所述显示数据中。
2.根据权利要求1所述的半导体集成电路器件，其中所述输出驱动部分包括驱动脉冲产生部分，用于从一个锁存信号产生驱动脉冲；位移寄存器，用于根据一个位移脉冲位移所输入的显示数据，然后输出所述位移的显示数据；第一锁存器，用于根据锁存信号锁存从所述位移寄存器输出的显示数据；第二锁存器，用于根据驱动脉冲锁存从所述第一锁存器输出的显示数据；以及驱动脉冲输出部分，用于把从所述第一锁存器输出的所述第一数据与从所述第二锁存器输出的所述第二数据相比较，然后当所述第一数据与所述第二数据不匹配时把该驱动脉冲输出到所述输出部分。
3.根据权利要求1所述的半导体集成电路器件，其中所述输出部分包括包括一个推挽式电路的输出电路，其中第一和第二晶体管被串联耦合在第一电源电压和参考电势之间；电平移动电路，其中包括由所述第一电源电压所驱动的差分放大电路，并且该电平移动电路根据所述第一转换信号和所述驱动脉冲，驱动作为所述输出电路的一个上拉元件的所述第一晶体管；以及由具有比所述第一电源电压更低的电压值的第二电源电压所驱动的驱动部分，并且该驱动部分根据所述第二转换信号，驱动作为所述输出电路的一个下拉元件的所述第二晶体管。
4.一种用于根据显示数据驱动显示设备的地址电极的半导体集成电路器件，其中所述半导体集成电路器件包括一个驱动控制部分，其包括用于驱动所述显示设备的所述地址电极的电极驱动脉冲的输出部分以及用于根据所述显示数据输出驱动所述输出部分的输出驱动部分，以及其中当所述输出部分的输出状态被改变时，所述输出驱动部分根据一个高阻抗控制信号把所述输出部分的输出转换为高阻抗状态。
5.根据权利要求4所述的半导体集成电路器件，其中所述输出驱动部分包括位移寄存器，用于根据位移脉冲位移所输入的显示数据，然后输出位移的显示数据；以及第一锁存器，用于根据一个锁存信号锁存从所述位移寄存器输出的显示数据；以及其中所述驱动控制部分包括信号产生部分，用于根据锁存信号产生时序互不相同的第一和第二延迟信号；第一驱动脉冲产生部分，用于根据从所述信号产生部分输出的第一延迟信号产生第一驱动脉冲；第二驱动脉冲产生部分，用于根据从所述信号产生部分输出的第二延迟信号产生第二驱动脉冲；第一选择器，用于根据从所述第一锁存器输出的输出信号选择从所述信号产生部分输出的所述第一延迟信号或第二延迟信号，并且该第一选择器用于输出所选择的延迟信号，作为第一或第二转换信号；以及第二选择器，用于根据从所述第一锁存器输出的输出信号在从所述第一和第二驱动脉冲产生部分所输出的所述第一和第二驱动脉冲中选择一个，并且该第二选择器用于输出所选择的驱动脉冲作为一个驱动脉冲。
6.根据权利要求4所述的半导体集成电路器件，其中当首先输入的第一数据和在所述第一数据的输入之后输入的第二数据开始改变被包含在所述显示数据中的所述第一和第二数据时，所述输出驱动部分输出该驱动脉冲，用于驱动所述输出部分。
7.根据权利要求4所述的半导体集成电路器件，其中所述输出部分包括；包括一个推挽式电路的输出电路，其中第一和第二晶体管被串联耦合在第一电源电压和参考电势之间；电平移动电路，其中包括由所述第一电源电压所驱动的差分放大电路，并且该电平移动电路根据所述第一转换信号和由所述第二选择器所选择的所述第一或第二驱动脉冲，驱动作为所述输出电路的一个上拉元件的所述第一晶体管；以及由具有比所述第一电源电压更低的电压值的第二电源电压所驱动的驱动部分，并且该驱动部分根据所述第二转换信号，驱动作为所述输出电路的一个下拉元件的所述第二晶体管。
全文摘要
在此公开一种用于提高作为等离子体显示设备这样的显示设备中的驱动能力和功耗的方法。在一个等离子体显示面板显示设备中提供的地址电极驱动电路包括驱动脉冲产生电路，以及多个地址电极驱动部分。在每个地址电极驱动部分中，一个锁存器锁存从另一个锁存器输出的前置脉冲，然后把该脉冲与从该另一个锁存器输出的新脉冲一同输入到异或电路。仅仅当这些脉冲改变时，一个NAND电路输出驱动脉冲/ACL。结果，当位移寄存器输出不改变信号电平的信号时，例如从高电平信号到高电平信号或者从低电平信号到低电平信号，没有输出驱动脉冲/ACL，从而避免无谓的驱动电流消耗。
文档编号G09G3/28GK1551068SQ20041003500
公开日2004年12月1日 申请日期2004年4月23日 优先权日2003年4月24日
发明者松田克久, 林史仁, 多贺谷功, 功 申请人:株式会社瑞萨科技