驱动电路、设置有驱动电路的显示设备的制作方法

文档序号：2631065阅读：167来源：国知局

专利名称：驱动电路、设置有驱动电路的显示设备的制作方法
技术领域：
本发明涉及驱动电路，尤其涉及适用于有源矩阵液晶显示器(AMLCD) 中的源驱动电路的驱动电路。
背景技术：

图1是有源矩阵液晶显示器的示意图。众所周知，AMLCD包括其中多个独立可寻址像素Py例如通过图案形成电极来限定的液晶层。这些像素 Pij通常以行列矩阵排列，如图1所示。图1中的像素矩阵具有m个像素列和n个像素行。每个像素包含该AMLCD的液晶层的---部分Dy，该Dy与例如可能是薄膜晶体管的开关元件Tij连接。在像素行j内的所有薄膜晶体管(TFT)的栅极与栅线Gj连接，且每条栅线与栅驱动器1连接。在像素列i内的所有TFT的源极与源线Si连接，且每条源线与源驱动器2连接。将用于显示的图像数据例如经由视频线输入到该源驱动器2。
在典型的显示驱动方案中，栅驱动器1通过将--条栅线Gj驱动为高从而使所有的其栅极与条该栅线连接的TFT导通，并保持所有其它的栅线为 "低"来选择一行像素。源驱动器2对输入图像数据进行采样，并将相应的电压输出到各条源线。在特定源线上输出的电压被耦合到在与该源线连接的像素列中的，与由栅驱动器驱动为"高"的栅线Gj连接的像素。
一旦一行像素的图像数据已由源驱动器采样且该源驱动器已将相应的电压输出到每条源线，栅驱动器就通过将另一条栅线(通常是—F —条栅线 Gj+1)驱动为"高"并将所有其它栅线保持为"低"来选择下一行像素，并且重复以上过程。通常，图像通过从左到右和从上到 F地选择像素来显示。
为了在两次连续的寻址该像素的操作之间使液晶元件Dy两端保持的电压稳定同时使TFTTij截止，每个像素Py可包括与液晶元件Dy并联连接的电容器Cii。在全色AMLCD中，像素矩阵内的每个像素通常可由红色片段、绿色片段和蓝色片段组成。每个片段通常对应于在图1中示出的像素Pij，且每个片段包含控制施加到该片段中的一部分液晶层上的电压的TFT。因而，在全色AMLCD中，对每一列像素，有三条源线。
典型的源驱动器在图2中示出。该源驱动器2包含移位寄存器3、包括多个电平移动器电路4j(其中i= 0, 1,2....(m-l))的电平移动器4，以及包括多个采样电路5i(其中i= 0, 1, 2.…(m-l))的采样器5。该移位寄存器3与第一和第二电压电源线7、 8连接，该第- 和第二电压电源线7、 8分别提供第一和第二电源电压VDD、 Vss。该采样器5具有用于接收定义要在AMLCD 上显示的图像的输入数据信号的输入数据线9;该输入数据线9可以是视频线且该输入数据信号可以是视频信号。每个采样电路5i取决于该输入数据信号提供馈送给连接到第i列像素的晶体管Ty的源线Si的输出信号。(图 2示出用于全色显示器的源驱动器，使得每个采样电路5i实际上提供针对一列像素的三个输出信号，一个针对该被寻址像素的红色片段，一个针对该像素的绿色片段，还有一个针对该像素的蓝色片段；用于单色显示器的源驱动器将只提供针对一列像素的单个输出信号。)
图2示出单相源驱动器，该单相源驱动器-一次只给一列像素提供输出信号。在第-时段内，移位寄存器的第一输出SR。为高且所有其它输出 SR.,.... SR(m.,)为低，使得第一采样电路5o中只有采样开关6被驱动(即闭合) 以提供来自该采样电路5o的输出信号。在下-一时段中，该移位寄存器的第二输出S&为高且所有其它输出SRo和SR2.... SR(w)为低，使得只有第二采样电路5,被驱动以提供输出信号，依次类推。这在图3(a)到图3(h)中示出，该图3(a)到图3(h)示出单相源驱动器的操作。图3(a)示出其中SRo为高而移位寄存器3的所有其它输出为低的第一时段，图3(b)示出其中SR,为高而移位寄存器3的所有其它输出为低的第二时段，图3(c)示出其中倒数第二个输出SR(m^为高而移位寄存器3的所有其它输出为低的倒数第二时段，而图3(d)示出其中最后的输出SR(^)为高而移位寄存器3的所有其它输出为低的最终时段。图3(a)到3(d)中的实线表示来自该移位寄存器的第i 个输出SRi，标为V肺in的点线表示用于驱动n型TFT的栅极的对采样器5
的第i个采样电路的适当输入电压，而标为V Mip的虚线表示用于驱动p
型TFT的对采样器5的第i个采样电路的适当输入电压。信号SRi的边界是在图2中示出的电压Vss和VDD。V频信号的边界是在图2中示出的电压 Vssh和Vddh。图3(e)到图3(h)各自表示一列像素的源线，并且示出当 -行图像数据被采样时源线.....t:的数据转换。图3(e)中的转换由图3(a)所示的移位寄存器的第一输出SRo触发，图3(1)中的转换由图3(b)所示的移位寄存器的输出SR,触发，图3(g)中的转换由图3(c)所示的移位寄存器的输出SR(m.2) 触发，并且图3(h)中的转换由图3(d)所示的移位寄存器的输出SR^.D触发。
除单相源驱动器之外，多相源驱动器也是公知的。在多相源驱动器中，图像数据一次被采样N列，其中N (整数)是该系统的相。
采样电路5i中的采样开关6通常是TFT模拟开关。原理上，该采样开关6的栅极可直接由来自移位寄存器3的输出信号SRi驱动。然而，以高于由该移位寄存器输出的较高电压电平的电压(在n型TFT作为采样开关的情况下)，或以低于由该移位寄存器输出的较低电压电平的电压(在p 型TFT作为采样开关的情况 F)，驱动该采样开关的栅极经常是合乎需要的。施加到n型TFT采样开关6两端的栅极一源极电压的增大，或施加到 p型TFT采样开关6两端的栅极一源极电压的降低，使得该TFT的面积因此能被相应地减小，从而减小源驱动器的实际尺寸。此外，较小的采样开关减小视频线9的电容性负载，从而减小由该源驱动器消耗的动态功率。
因此，在移位寄存器3和采样器5之间提供电平移动器4，以增大移位寄存器的输出的"摆幅"(即增大移位寄存器输出的上限和下限之差) 是已知的。图2示出典型的现有技术源驱动器，其中电平移动器从提供电压VDDH、 VssH的附加电压电源导轨操作，其中VDDH>VDDi VSSH>VSS (假设VDD>VSS)，并将移位寄存器信号的摆幅增大到这些电平。即，电平移
动器4可输出与VDDH—样大的电压或与VssH—样低的电压，而移位寄存
器可瑜出只与Vdd-- 样大的电压或只与Vss—样低的电压。然而，需要提供附加的电压源V隨,、VssH使该源驱动器变复杂。此外，因该TFT开关6 的大小减小引起的功耗的节省可被电平移动器和任何相关联的缓冲电路的增大功耗抵销。
典型的电平移动器电路在图4中示出。当对该电路的上半部的输入电
压为"低"时，该晶体管37被截止，但因为反相器38的输出为"高"，所以晶体管39是导通的，使得该电路的上半部的输出40与Vss电源线连接。当对该电路的上半部的输入电压变"高"时，晶体管37导通并使节点 41与Vss电源线连接，并因此将电压Vss施加到p型晶体管43的栅极。这使得晶体管43导通，从而使该电路的......匕半部的输出40与VDDH电源线连接。
同时，p型晶体管42被截止以便于使节点41与VDDH电源线隔离。因而，
图4的电路的上半部可提供大于vdd的输出电压；该电路的下半部可类似地提供低于Vss的输出电压。这些电路可被级联以生成图3(a)到图3(h)中示出的波形，或可被单独地使用以生成图5(a)到图5(h)中示出的波形。图5(a) 到图5(h)中示出的波形分别对应于图3(a)到图3(h)中示出的波形。图5(a) 到图5(d)中的V移位。信号的边界是图2中示出的电压Vddh和Vss，而图5(a) 到图5(d)中的V移位p信号的边界是图2中示出的电压VDD和VSSH。
有许多篇描述图2中示出的一般类型的源驱动器的现有技术文献，该源驱动器具有置于移位寄存器和釆样器之间的电平移动器。一般而言，这些现有技术源驱动器遭受要对电平移动器提供附加的高电压电源导轨和控制线的要求。该高电压导轨具体地可显著地增大电平移动器和任何使用这些导轨的缓冲的功耗。
美国专利No. 6,765,552描述具有在移位寄存器3和采样电路5之间的电平移动器4 (标示为"LS")级的显示设备，如图6所示。然而，该电平移动器需要独立的电源电压。
美国专利申请No. 2005/0012887描述具有以单独的电源工作的电平移动器4的显示设备，如图6所示。该设备使用单种类型(n型或p型)的 TFT。
美国专利申请No. 2004/0109526描述具有以单独的电源工作的内置电平移动器(标示为"LS")的单种类型的移位寄存器。该电平移动器还需要附加的时钟信号。
美国专利6,483,889描述具有以单独的电源工作的电平移动器的移位寄存器。这篇文献为樊国专利申请No. 2005/0012887的显示设备提供基础。
美国专利5,105,187描述具有内部升压的移位寄存器。该升压消除了提供附加的电压电源导轨的需要，但需要附加的升压控制线。
美国专利5,061,920对使用电平移动器来将数据的逻辑电平移动到开关电平的源驱动方案进行描述，该源驱动方案隐含常规电平移动器的使用。
美国专利2005/0030276对包括对应于相应块的控制电路的移位寄存器进行描述。下一级阶段的电平移动器由该移位寄存器的输出之一和一串触发器电路的输出之一控制。该电平移动器仅工作自当前块输出移位输出所需的最小时段，从而减小功耗。

发明内容
本发明提供 -种驱动电路，包括在第一电压源与第二电压源之间连接的逻辑块，第一电压比第二电压大；以及至少一个采样电路，该采样电路或每个采样电路用于对模拟输入进行采样，并将电压输出到相应输出；
其中该逻辑块在使用时对每个采样电路输出相应的输出信号；其中该驱动
电路进一步包括至少一个升压电路，该升压电路或每个升压电路与相应的一个采样电路相关联，并且在接收从该逻辑块输出的相应信号时生成升压
信号并将该升压信号提供给相应的采样电路；且其中每个升压电路在第一
电压源和第二电压源之间连接。
该升压电路将对采样电路的输入信号"升压"使其超过第一电压源和
第二电压源之间限定的范围，且可以提供比第--电源电压高的电压或可以提供比第二电源电压低的电压，但在本发明的驱动电路中不需要附加的电源导轨和控制线，该升压电路由与用于运行该逻辑块相同的电源电压运行。因而，本发明允许小的采样开关在该采样电路中使用，因为对该采样电路的输入信号被升压，同时避免提供任何用于升压电路的附加的高压电源导轨和控制线的需要。结果，通过使用小采样开关获得的功耗的降低不因附加的高压电源导轨存在而抵销，且本发明的驱动电路具有低功耗。因而，本发明的驱动电路尤其适用于低功耗是高度合乎需要的移动设备。
每个升压电路可包括具有可与对相应采样电路的输入连接的第一端子的升压电容器；在充电期间将该升压电容器基本上充电至该第一和第二
电压中的 -个的充电电路；以及在升压期间将该升压电容器的第二端子与升压偏压连接的升压电路。
通过将该升压电容器充电至第一电压且然后将升压偏压施加到该升压
电容器的第::::::::::端子，将该升压电容器的第一端子的电势升高到大大超过第一电压是可能的。相反，通过将该升压电容器充电至第二电压、然后将升压偏压施加到该升压电容器的第二端子，将该升压电容器的第一端子的电势降低到第二电压之下很多是可能的。
升压偏压可以是第一和第二电压中的- - 个。
充电电路可包括在第一电压源和升压电容器的第一端子之间连接的第一开关。
升压电路可包括在第---电压源和升压电容器的第二端子之间连接的第
二开关。
升压电路可包括具有与第一或第二电压源连接的第一端子的第二开关，该第二开关由升压电容器的第一端子的电势控制；而第一开关可由该第二开关的第二端子的电势控制。
升压偏压可以是来自该逻辑块的相应输出信号。
每个升压电路可包括在充电期间使该升压电容器的第---端子与该升压电路的输出断开的通路开关。
每个升压电路可进一步包括连接升压电路的输出与第-- 和第二电压中的另一个的放电开关，该放电开关被控制成在通路开关闭合时打开。
第一开关可以是晶体管。它可以是连接有二极管的晶体管。
第-一开关可受来自逻辑块的相应输出信号控制。例如，该第一开关可电容性耦合到来自该逻辑块的相应输出信号。
该逻辑块可以是移位寄存器。
应该注意，术语"移位寄存器"可以具有两种不同的含义。真正的"移位寄存器"是可以沿其长度移位任意数据的触发器电路的级联。然而，沿其长度只可移位单个逻辑"1"的"移动1"类逻辑块通常称为"移位寄存器"。在此使用的术语"移位寄存器"意在涵盖"真正的移位寄存器"(即可沿其长度移位任意数据的逻辑块)和只可沿其长度移位单个逻辑"l"的"移动1"逻辑块。
每个升压电路可包括在充电期间的至少一部分中使升压电容器的第一端子与升压电路的输出连接的第二通路开关。这使得升压电路的输出能被
"预充电"。升压电路的输出的预充电还可以通过适当地控制第一通路开关和第一放电开关来提供，且这使预充电能在没有第二通路开关的情况—F 被提供。
升压电路的输出可与在先升压电路的输出连接。这使得电荷能在一个升压电路和下一个升压电路之间共享。
驱动电路可进一步包括在升压阶段使升压电容器的第一端子与存储电容器连接的开关。该存储电容器可用于电源电压导轨的电势保持为该升压。
升压电路可共享公共升压电容器。公共升压电容器的使用减少了所需电容器的数量。
每个升压电路可生成具有大于第一电压的电压的电压信号。这种电压适于驱动n型采样开关。可选地，每个升压电路可生成具有低于第二电压的电压的电压信号。这种电压适于驱动p型采样开关。可选地，每个升压电路在第一输出处可生成具有大于第一电压的电压的第一电压信号，且在第二输出处可生成具有低于第二电压的电压的第二电压信号。这种升压电路可驱动n型采样开关和p型采样开关。
第二发明提供包括该第一方面的驱动电路的显示设备。该驱动电路可包括在升压阶段使升压电容器的第一端子与存储电容器连接的开关。
升压电路可共享公共升压电容器。
该升压电路可包括具有与该第一或第二电压源连接的第一端子的第二
开关，该第二开关受升压电容器的第一端子的电势控制；且第一开关可受
该第二开关的第二端子的电势控制。
每个升压电路可生成具有大于第一电压的电压的升压信号。每个升压电路可以生成具有低于第二电压的电压的升压信号。每个升压电路可在第输出处生成具有大于第一电压的电压的第一升
压信号并在第.:::::::::输出处生成具有低于第二电压的电压的第二升压信号。
该显示设备可包括多条源线，且每条源线可与驱动电路的相应输出连接。在此实施例中，本发明的驱动电路充当或者是用于该显示设备的源驱动器的一部分(该源驱动器可包括除本发明的驱动电路之外的其它电路)。
该显示设备可包括液晶显示设备，并且它可包括有源矩阵液晶显示设备。
附图简述
现将参考附图对本发明较佳实施例进行描述，其中图1示出典型的有源矩阵液晶显示器；图2是典型的源驱动器的框图3 (a)到3 (h)是针对图2的源驱动器中的信号的时序图；图4示出典型的电平移动器电路；
图5 (a)到5 (h)是针对图4的电平移动器电路中的信号的时序图6示出现有技术源驱动器；图7示出现有技术源驱动器；图8是本发明的驱动电路的示意性框图9 (a)示出适用于本发明的驱动电路的升压电路；图9 (b)示出针对图9 (a)电路的时序信号；
图IO示出适用于本发明的驱动电路的另一升压电路；图11示出适用亍本发明的驱动电路的又一升压电路；图12示出适用于本发明的驱动电路的再- ^升压电路；
图13是具有针对一个像素列的包括n型和p型TFT的采样开关的源驱动器的部分示意图14是具有针对一个像素列的只包括n型TFT的采样开关的源驱动器的部分示意图15是具有针对一个像素列的只包括p型TFT的采样开关的源驱动器的部分示意图16 (a)到16 (d)是具有预充电的本发明单相驱动电路中的信号的时序图17示出适用于本发明的驱动电路的另一升压电路；图18示出适用于本发明的驱动电路的又一升压电路；图19示出适用于本发明的驱动电路的再一升压电路；图20示出适用于本发明的驱动电路的另一升压电路；图21示出适用亍本发明的驱动电路的又一升压电路；图22示出本发明的另一实施例；
图23示出适用于本发明的驱动电路的另一升压电路；以及图24示出适用于本发明的驱动电路的又一升压电路。
发明最佳实施方式
将主要参考本发明作为源驱动器电路的应用对其进行描述。然而，本发明的驱动电路不限于用作源驱动器电路，而是具有其它可能的应用。
图8是本发明的驱动电路10的示意性框图。在此实施例中，该驱动电路是用在诸如AMLCD的显示设备的源驱动器电路，且该驱动电路的每个输出O与相应的源线连接。源驱动器10包含逻辑块3、包括多个升压电路 lli(其中i = 0, 1,2....(m-l))的升压器ll、以及包括多个采样电路5i(其中 i = 0， 1, 2....(m-l))的采样器5。逻辑块3与分别提供第一和第二电源电压 VDD、 Vss的第-一和第二电压电源线7、 8连接。假设VDD〉VSS。采样器5 具有用于接收模拟输入的输入数据线9(该模拟输入例如是定义要在显示设备上显示的图像的输入数据信号；该输入数据线9可以是视频线且该输入数据信号可以是视频信号)。每个采样电路5i对该模拟输入进行采样并取决亍模拟输入提供馈送给相应输出0的输出信号。在图8的示例中，每个相应的输出如上所述地与连接到显示设备的第i列像素的开关元件(例如晶体管)的源线连接。(图8示出用于全色显示器的源驱动器，使得每个采样电路5i提供针对一列像素的三个输出信号，一个针对该寻址像素的红色片段，'个针对该像素的绿色片段，还有一个针对该像素的蓝色片段；本发明还可以提供用于单色显示器的源驱动器，其中每个采样电路5j只将单个输出信号提供给每列像素。)
每个升压电路11i接收来自逻辑块3的相关联输出SRi作为其输入。当
该输出SRi为"高"时，它将等于第—^电源电压VDD，而当该输出SRi为"低" 时，它将等于第二电源电压Vss。升压电路对该输入信号进行"升压"，并且提供大于该第一电源电压Vdd的瑜出信号(如果SRi为"高")或小于该第.:::::::电源电压Vss的输出信号(如果SRi为"低")。如以上所解释的，这使得该采样电路的采样开关6能变得更小，从而减小该采样电路的实际尺寸；使该采样开关变得更小还降低视频线的电容性负载，从而降低源驱
动器消耗的动态功率。
升压电路l l.i在提供第一电源电压VDD的电源线7和提供第二电源电压 Vss的电源线8之间连接，即升压电路lli使用与逻辑块3相同的电源电压。常规电平移动器在它们输出处具有高电压反相器来缓冲采样脉冲，但该升压电路11不需耍这些高电压反相器。该高电压反相器的消除降低了功耗。此外，该升压电路11中的电荷泄漏是较低的并且这还有助于功耗的降低。升压电路的功耗通常约是常规电平移动器的功耗的50%。此外，该升压通常足够高以使得采样电路中的薄膜晶体管(TFT)尺寸能进一步减小，从而给出与该视频线相关联的动态功耗的约20%的降低。因而，本发明的源驱动器10具有比图2的现有技术源驱动器低的功耗。
此外，因为该升压电路1li使用与逻辑块3相同的电源电压，所以该源驱动器的设计被简化。不需要提供附加的高压电源线或控制线。
在图8的电路中，逻辑块3是移位寄存器。然而，本发明不限于使用移位寄存器但可被应用于其它逻辑块。
图9(a)是适用于驱动n型TFT的图8的驱动电路的一个升压电路11; 的电路图。(与图9(a)的电路互补的电路可用于驱动p型TFT。)该升压电路lli包括升压电容器12，其第一端子通过充电开关13与提供第一电源电压Vro的电源线7连接。该升压电容器12的第二端子通过第二开关14 接地或通过第三开关15与提供第一电源电压VDD的电源线7连接。该升压电容器12的第一端子通过第四开关1.6与该升压电路的输出17连接。该升压电路的输出17通过第五开关18接地。
图9(a)还示出该关联采样电路5i的采样开关6，且其栅极G与该升压电路lli的输出17连接。该采样开关被示为晶体管，并且其漏极与视频线连接以采样视频线的输入电压Vi且其源极S与源线Si连接以将输出电压 Vs施加到源线Si。
在操作中，在充电模式下，如箭头21所示，第--、第二和第五开关 13、 14、 18被闭合，而第三和第四开关15、 16被打开。该第 -和第::::::::::开关定义充电电路，且导致电流从该第一电源电压(VDD)的电源线7流经第一开关13、升压电容器12以及第二开关到达接地，从而将电容器12充电至第一电源电压VDD。在该充电模式中，该第五开关18也被闭合，从而将输出17和该采样开关的栅极G放电成接地。
在该升压模式中，第一、第二以及第五开关13、 14、 18是打开的，而第三和第四开关15、 16是闭合的。现在，该升压电容器的第二端子与第一电源电压VDD连接并充当升压偏压。因而，该升压电容器的第二端子在电势上被升高，从而将该升压电容器的第一端子升高为高于第一电源电压V:DD 的电势。那个电压被施加到该升压电路的输出17，如箭头22所示。在图 9(a)的具体示例中，该升压偏压是该第一电源电压VnD电源线7，且因此该
升压电容器的第一端子被升高到约为2VDD的电势(但是作为在该升压电容
器与该采样开关的栅极电容之间电荷共享的结果，并且也作为在开关期间
电荷泄漏的结果，该升压电容器的第一端于的电势将在2VDD之下)。
第一到第五开关可以是MOS开关。它们由具有图9(b)所示形式的并由模式选择器电路20提供的时序信号T,、 T2驱动，且当第一时序信号T,为 "高"时，第一、第二和第五开关13、 14、 18闭合，而当第二时序信号丁2为"高"时，第三和第四开关1.5、 16闭合。(图9 (b)示出升压周期 24的持续时间相比充电周期的持续时间耍短，但是这些周期的相对持续时间可与图9 (b)所示的不同。)
图9(a)所示类型的电路在美国专利No. 6,724,239中进行了描述。
图IO是适用于图8的驱动电路的另一升压电路lli的电路图。采样电路5i的采样开关6可与该升压电路的输出17连接。
该升压电路lli再次包括升压电容器12。当来自移位寄存器3的输出 SRi为"低"时，升压电容器12的第---端子23被充电成(VDD-Vte)的电压，其中V化是在VDD电源导轨7与升压电容器12的第一端子23之间连接的充
电晶体管24的阈值电压。该充电晶体管24是连接有二极管的晶体管，因为其漏极与其栅极连接，使得该充电晶体管只有在VDD电源导轨7比其漏极电势至少高出阈值电压Vtc时才传导。
图10的升压电路lli进一步包括连接升压电容器12的第- 端子23和输出端子17的通路开关27，以及连接输出端子17和地面的放电开关28。放电开关28被控制成在通路开关27闭合时打开。在图10的电路中，这是通过将一个开关具体化为PMOS晶体管，并将另一开关具体化为NMOS晶体管，且将相同的控制信号施加到这两个晶体管的栅极使得在-- 个晶体管截止时另一晶体管导通来实现。在图10中，该通路开关27被具体化为 PMOS晶体管而该放电开关28被具体化为N.MOS晶体管。
当来自移位寄存器3的输出SRi变"高"时，PMOS通路晶体管27通过其输出与PMOS通路晶体管27的栅极连接的第- 反相器25来导通，从而使升压电容器12的第--端亍23与该升压电路的输出17连接。该第---^反相器25还控制在该输出17和接地电势之间连接的NMOS放电晶体管28 的栅极，使得当SRj为"高"时，第一反相器使NMOS放电晶体管28截止来使该输出17与接地电势隔离。
第一反相器25的输出通过第二反相器26与升压电容器12的第二端子连接。该第二反相器26的输出充当升压偏压使得在来自移位寄存器3的输出SRi变"高"时，第二反相器26的输出抬高升压电容器12的第二端子的电势，并且从而将升压电容器12的第-端子23的电势抬高到其预充电值之上。该升压电容器12的第 -端子23的电势，以及因此输出17处的电势可被抬高到大大超过VDD。(当该升压电容器12的第一端子23的电势被升压到VDD之上时，该充电晶体管24截止。)
当来自移位寄存器3的输出SRi随后变"低"时，来自该第一反相器 25的输出导通NMOS放电品体管28，从而使输出17与接地电势连接。同时，PMOS通路晶体管27被截止，从而使升压电路的输出17与升压电容器12的第- 端子23隔离。
充电晶体管24可以是NMOS晶体管。
在本实施例的变体中，该充电晶体管24可由二极管代替。
图IO所示类型的电路在美国专利No. 6,330,196中进行了描述。图11是适用于图8的驱动电路的另一升压电路lli的电路图。采样电路5i的采样开关6可与升压电路的输出17、 17'连接。
图11的升压电路的上半部的操作与图10的升压电路的操作类似。与图10的电路相比，对升压电容器12充电的NMOS器件24不再被配置为二极管，取而代之的是附加的电容器29和开关30控制对升压电容器12充电的NMOS器件24的栅极电压。附加电容器29的一个端子与开关30连
接，且该附加电容器29的另一端子接收信号^;作为输入，该信号^;是第
i个移位寄存器输出信号SRi的逆。附加开关30由升压电容器的第一端子 23的啦势控制。在图1]的实施例中，该附加开关30被具体化为NMOS器件，且该附加的NMOS器件30的栅极与升压电容器的第一端子23连接。 PMOS通路晶体管27和NMOS放电晶体管28的每个栅极各自由信号i^控制(其中当信号SRi为"低"时，信号&为"高"，反之亦然)。
当来自移位寄存器3的输出SRj为"低"时，NMOS器件24被导通，因为正电压通过其上施加信号^的附加输入36和附加电容器29被施加到
其栅极。升压电容器12的第一端子23被充电至较高的电源电压VDD，而该升压电容器的第二端子处于低电势。输出17通过NMOS放电晶体管28 与较低电源电压Vss的电源导轨8连接，该NMOS放电晶体管28因为其栅极由^驱动而被导通。因为PMOS通路晶体管27被截止，所以升压电容
器12的第--端子23与输出17隔离。
当来自移位寄存器的输出SRi变"高"时，来自移位寄存器3的输出 SRi抬高升压电容器12的第二端子的电势，从而将该升压电容器12的第--端子23的电势抬高到其预充电值之上。该升压电容器12的第一端子23的电势，以及因此输出17处的电势可被抬高到大大超过较高电源电压VDD。当SRj变"高"时、NMOS放电晶体管28被截止以使输出17与较低电源电压Vss的电源导轨8隔离，且PMOS通路晶体管27被导通来使升压电容器的第一端亍23与输出17连接。因而，大大超过.....匕面的电源电压VDD的输出电压V服,可被传递到输出端子17用于操作n型采样开关。
图11的升压电路lli的下半部以与该电路的上半部互补的方式进行构
造和操作。该升压电路lli的下半部中的组件由与在该电路上半部中的互补组件相同的附图标记外加-来标识。因而，升压电路的下半部中的组件
24，是用于使升压电容器12'的第一板23'与较低电源电压Vss的电源导轨连接的PMOS器件。
当来自移位寄存器3的输出SRi为"低"时，该电路—F半部中的PMOS 器件24'被导通，因为低电压通过其.....匕施加信号SRi的附加输入36'和附加电容器29'被施加到其栅极，且升压电容器12'的第一端子23'被充电到较低电源电压Vss同时该升压电容器的第二端子处于高电势。该电路的下半部的输出17，通过PMOS放电晶体管28，与较高电源电压VDD的电源导轨7连接，该PMOS放电晶体管28'因为其栅极由SRi驱动而被导通。因为NMOS 通路晶体管27'被截止，所以该升压电容器12'的第-^端子23'与输出17'隔
当来自移位寄存器的输出SRi变"高"时，来自该移位寄存器3的输出SRi将升压电容器12'的第二端子的电势拉低，从而将升压电容器12'的第一端子23'的电势拉低到其预充电值之—F。升压电容器12'的第一端子23' 的电势，且因此输出17'的电势可被拉低到大大低于较低电源电压Vss。当 SRi变"高"时，放电晶体管28'被截止以使输出17'与较高电源电压VDD 的电源导轨7隔离，且通路晶体管27，被导通以使升压电容器的第-一端子 23'与输出17，连接。因而，图11的升压电路lli的下半部生成"升压"电压V升压pi，该"升压"电压V絲pi低亍较低电源电压Vss且适于操作p型开关。
图12是适用于图8的驱动电路的另一升压电路Ui的电路图。采样电路5i的采样开关6可与升压电路的输出17、 17'连接。
图12的升压电路的.....t半部和下半部分别与图11的升压电路的.....匕半部和下半部类似。与图ll的电路相比，在NMOS放电晶体管28的相反一侧的节点31不直接与较低电源电压Vss的电源导轨8连接，而是相反通过另 -PMOS晶体管33.与较低电源电压Vss的电源导轨8连接；该节点31还通过另一电容器32与升压电容器12的第二端子连接。
当移位寄存器3的输出SRi为"低"时，该升压电容器将如以上参考图ll所述地进行充电。
当来自移位寄存器的输出SRi变"高"时，来自该移位寄存器3的输
出SRi抬高升压电容器12的第二端子的电势，从而将升压电容器12的第 -一端子23的电势抬高到其预充电值之上。该升压电容器12的第一端子23 的电势，以及因此该电路......匕半部的输出17的电势可如上参考图11所述地
被驱动到大大超过较高电源电压VDD。
当来自移位寄存器的输出SRj为"高"时，另一PMOS晶体管33的栅极为"低"(因为该栅极由^;控制)，且另一PMOS晶体管33处于::::::二极
管配置(栅极和漏极都与较低电源电压Vss连接)。因此，另-一电容器32 被充电成VDD-Vthp，其中Vthp是晶体管33的阈值电压。当来自移位寄存器的输出SRj变"低"时，另一 PMOS晶体管33截止，且节点31被升压到小于较低电源电压Vss的电势。此电压被传递到输出17，因为NMOS放电晶体管28是导通的(由于其栅极由&控制)。因而，当该移位寄存器的
输出SRi为"低"时，该电路.....i:.:.:半部的输出17的电压将不是较低电源电压 Vss，而将是比该较低电源电压Vss低的电压。
图12的升压电路llj的.F半部以与该电路的.....l::半部互补的方法进行构造和操作。该升压电路l.li的下半部中的组件通过与在该电路....匕半部中的互补组件相同的附图标记外加--'--来标识。当来自移位寄存器的输出SRi为 "高"时，图12的升压电路lli的下半部生成"升压"电压V旭pi，该"升压"电压V升ffipi低于较低电源电压Vss且适于操作p型开关。当来自移位寄存器的输出SRi为"低"时，图12的升压电路lli的下半部的输出端子 17'的电压大于较高电源电压VDD。(当来自移位寄存器的输出SRi为"高" 时，另一NMOS晶体管33'的栅极为"高"(因为该栅极由SRi控制)，且另一 NMOS晶体管33'处于二极管配置(栅极和漏极都与较高的电源电压 Vj)D连接)。因此，另一电容器32'被充电成VDD-Vthn，其中Vtbn是晶体管 33'的阈值电压。)
本发明的驱动电路10可被结合到比如有源矩阵显示设备的显示设备的衬底.....h。本发明的驱动电路IO可以代替图1的AMLCD的源驱动器2。
本发明的驱动电路10可以具有包含采样开关6的采样电路5i，该采样
开关6由n型TFT和p型TFT构成。根据本发明示出一个采样电路5j的源驱动器的部分视图在图13中示出。如图13所示，每个采样开关6包括一个n型TFT 34和一个p型TFT 35。 n型TFT 34的源极和p型TFT 35的源极在节点S连接，并且n型TFT 34的漏极与p型TFT 35的漏极在节点D 连接。节点D与视频线连接，而节点S与源线连接。图13示出与全色显示器一起使用的采样电路，使得每个采样电路5i具有三个开关6来提供针对一列像素的三个输出信号，一个针对该寻址像素的红色片段，一个针对该像素的绿色片段，还有个针对该像素的蓝色片段；本发明还可提供用于单色显示器的源驱动器，在这种情况—F每个采样电路5i提供只包含单个开关6以对每列像素提供单个输出信号。
图13的源驱动器需要既可提供大于较高电源电压VoD的电压V升压w 又可提供低亍较低电源电压Vss的电压V升,:i;pi的升压电路。大于较高电源
电压VDD的电压V升压ni被提供给n型TFT 34的栅极，而低于较低电源电压 Vss的电压V升压pi被提供给p型TFT35的栅极。在图11或12中示出的升压电路例如可用在图13的源驱动器中，且该电路的.匕半部将电压V升压ni提供给n型TFT 34的栅极，而该电路的下半部将电压V升，提供给p型TFT 35的栅极。
构造与图9(a)和图1.0的升压电路互补的升压电路是可能的，且其提供适于在采样电路中开关p型TFT的电压V MP;,其中V服pi低于较低电源电压Vss。
本发明的驱动电路10可以可选地具有包含采样开关6的采样电路5i，该采样开关6只包括n型TFT。根据本发明示出- 个采样电路5i的源驱动器的部分视图在图14中示出。如图14所示，每个采样开关6只包括一个n 型TFT34。该n型TFT34的源极与源线连接，而该n型TFT 34的漏极与视频线连接。图14示出与全色显示器一起使用的采样电路，使得每个采样电路5i具有三个开关6来提供针对 -列像素的三个输出信号，--个针对该寻址像素的红色片段，一个针对该像素的绿色片段，还有一个针对该像素的蓝色片段；本发明还可以提供用于单色显示器的源驱动器，在这种情况下每个采样电路5i提供只包含单个开关6来对每列像素提供单个输出信号。
图14的源驱动器需要可提供大于较高电源电压VDD的电压V Mini的升
压电路，且此电压V服ni被提供给n型TFT 34的栅极。如图9(a)或图10 所示的升压电路，或如图11或12所示的升压电路的上半部例如可用在图 14的源驱动器中。
本发明的驱动电路10可以可选地具有包含采样开关6的采样电路5i，该采样开关6只包括p型TFT。根据本发明示出一个采样电路5i的源驱动器的部分视图在图15中示出。如图15所示，每个采样开关6包括一个p 型TFT35。该p型TFT35的源极与源线连接，且该p型TFT 35的漏极与视频线连接。图14示出与全色显示器一起使用的采样电路，使得每个采样电路5i具有三个开关6来提供针对一列像素的三个输出信号，---个针对该寻址像素的红色片段，-个针对该像素的绿色片段，还有一个针对该像素的蓝色片段；本发明还可提供用于单色显示器的源驱动器，在这种情况下
每个采样电路5i将提供只包含单个开关6来向每列像素提供单个输出信号。图15的源驱动器需要可提供低于较低电源电压Vss的电压V瓶pi的升压电路，且此电压V升ffipi被提供给p型TFT35的栅极。如图11或12所示的升压电路的.F半部例如可用在图15的源驱动器中。
以上所述的本发明的各个实施例是单相驱动器电路。然而，本发明不限于单相驱动电路，而是可应用于N相驱动电路，其中N〉1。
本发明还可应用于使用预充电来保存功率的驱动电路。预充电增大可提供的升压，使得该采样开关的大小可被进 -步减小从而进 -步降低功耗。图16(a)到16(d)示出用于单相(N4)驱动电路的预充电。图16(a)到图16(d) 示出分别在第一 (i = 0)、第二 (i=l)、倒数第二 (i = m-2)以及最后-一个(i = m-l)采样电路中施加于采样开关的栅极的电压波形。在每种情况 'F，该所示三个波形是来自移位寄存器的第i个输出SRj (实线)，施加于包括在第i个采样电路中的采样开关中的n型晶体管栅极的电压(点线)，以及施加于包括在第i个采样电路的采样开关中的p型晶体管栅极的电压 (虚线)。
在时段Tp从移位寄存器输出的SR(w)为"高"且来自该移位寄存器的所有其它输出为"低"。如表示施加到包括在第(m-l)个采样电路的采样
开关中的n型和p型晶体管的栅极的电压的图16 (d)的波形所指示，该第 (m-l)个采样电路的采样开关的栅极在时段1开始时被充电成它们的满电压。施加于包括在第(m-l)个采样电路的采样开关中的n型晶体管栅极的电压在该时段T,开始时被充电成其最大值，且施加亍包括在第(m-l)个采样电路的采样开关中的p型晶体管栅极的电压在该时段T\开始时被充电成其嚴小值。
还是在时段T,, —F—个采样电路，即i=0的采样电路的采样开关的栅极被预充电成中间值电压(例如，旨在驱动n型晶体管的电路中的较高电源电压VDD、或旨在驱动p型晶体管的电路中的较低电源电压Vss)。这在表示施加到包括在i=0的采样电路的采样开关中的n型和p型晶体管栅极的电压的图16(a)的波形中示出。
类似地，在下一个时段T2中，i=0的采样电路的采样开关的栅极在时段丁2开始时被充电成其满电压，且下一个采样电路，即iH的采样电路的采样开关的栅极被预充电成中间值电压。
预充电还可被施加在N相驱动电路中。对于N相系统，当图像数据在一个时段内对N个像素列采样时，对下一N个像素列的TFT采样开关的栅极在该同一时段被预充电到中间值电压。--旦对第一 N个像素列的采样已完成，对下-一 N个像素列的TFT采样开关的栅极就在下- 个时段开始时被驱动成其满升压电平，且图像数据被对这些像素列进行采样。还是在这下一个时段中，对下一-N个像素列的TFT采样开关的栅极被预充电。
图17示出适用于本发明的驱动电路的另---升压电路。图17的升压电
路可提供预充电。图17的升压电路是基于图11的升压电路。图17的升压
电路的上半部包括与在升压电容器12的第一端子23和输出17之间的第一
通路开关27并联连接的第二通路开关44。该第二通路开关44被控制以便
于在升压电容器12被充电成较高电源电压VDD的电势的期间的至少一部分
被闭合，使得输出17被预充电。在图17的实施例中，该第二通路开关是 PMOS晶体管。该第二通路PMOS晶体管44的栅极由信号^;控制，该
信号^是该移位寄存器的第(i-l)个输出的逆。
在第(i-l)个和第i个期间(即其中来自该移位寄存器的第(i-l)个和第i
个输出为"高"的期间)，图17的升压电路的上半部的输出与该较低电源电压Vss隔离。在图17的电路中，这是通过提供与在较低电源电压Vss和
输出n之间的第一放电开关28串联连接的第二放电开关45来实现，且当
该移位寄存器的第(i-l)个输出SR(w)为"高"时，该第二放电开关45被安
排成打开。在图17中，该第二放电开关45被具体化为NMOS晶体管，且该第二 NMOS放电晶体管45的栅极由信号^万控制。
当该移位寄存器的第i个输出SRi为"低"时，该升压电容器12如参考图11所述地被充电成较高电源电压VDD。在当该移位寄存器的第(i-l)个输出SR(w)为"高"时的期间，该第二通路晶体管44被截止以使该电路的上半部的输出17与该升压电容器的第一端子23连接。因为该移位寄存器的第i个输出SRj为"低"，所以该升压电容器的第一端子23通过晶体管 24与Vj)d电源导轨7连接；因而，该电路的上半部的输出17被预充电成较高电源电压VDD。
当该移位寄存器的第i个输出SRi变"高"时，在该升压电容器的第一端子23处的电势被升压到较高电源电压Vdd之匕如以.....h参考图ll所述。该第二 PMOS通路晶体管44现在是截止的，但是该第一 PMOS通路晶体管是导通的，使得该升压电容器的第一-端子23与该电路的上半部的输出17 连接，并且该升压被施加于输出17。
当该移位寄存器的第(i-l)个输出SR(i.D或该移位寄存器的第i个输出 SRi为高时，该电路的上半部的输出17与较低电源电压Vss隔离，因为该 NMOS放电晶体管的一个或另-一个将"截止"。如果SR(w)和SRi都为低，则NMOS放电晶体管28、 45将是"导通"的且该电路的上半部的输出17 与较低电源电压Vss电源连接。
如果该移位寄存器的第(i-l)个输出SR(i.,)为"高"以提供预充电，则图 17的升压电路的上半部因而提供该较高电源电压VDD的输出电压；如果该移位寄存器的第i个输出SRi为"高"，则提供升压到高于该较高电源电压 VDD的输出电压，否则提供该较低电源电压Vss的输出电压。
图17的升压电路的下半部类似地包括与在该升压电容器12'的第一端子23，和输出17'之间的第一通路开关27'并联连接的第二通路开关44'。它
还包括与在VDD电源电压和输出17，之间的第-一放电开关28，串联连接的第
二放电开关45，。在图17的实施例中，该第二通路开关44'是NMOS晶体管，且该第..::::::::放电开关45，是PMOS晶体管。该第二通路晶体管44'和第二放电晶体管45'的栅极由信号SR(i.D控制。如果该移位寄存器的第(i-l)个输出SR("d为"高"，则图17的升压电路的下半部可提供较低电源电压Vss 的输出电压来提供预充电，如果该移位寄存器的第i个输出SRi为"高"，则可提供升压到低于较低电源电压Vss的输出电压，且在其它时间提供较
高电源电压VDD的输出电压。
图17的升压电路可用在单相系统或多相系统。它可与具有重叠输出的移位寄存器一起使用，或与在任何时间只有一个移位寄存器输出为高的移位寄存器一起使用。
图18示出适用于本发明的驱动电路的另--升压电路。图18的升压电路可提供预充电。图18的升压电路基于图11的升压电路。
在图18的升压电路的匕半部中，通路开关27和放电开关28不受来自该移位寄存器输出的输出信号直接控帝U，但是受来自逻辑电路54的输出信号X控制。如果移位寄存器输出信号SR(w)和SRj中的任一个为"高"，则该逻辑电路54提供闭合通路开关27并打开放电开关28的输出，否则则打开通路开关27并闭合放电开关28。当该移位寄存器输出信号SR(i.,)为"高" 时，这使得输出17能被预充电。在图18示出的电路中，通路开关27和放电开关28分别被具体化为PMOS晶体管和NMOS晶体管。如果该移位寄存器输出信号SR(w)和SRi中的任一个为"高"，则逻辑电路54因而提供为"低"的输出，否则输出为"高"。如图18所示，该逻辑电路54可被具体化为具有作为其输入的移位寄存器输出信号SR(w)和SRi的NOR栅极。
类似地，在图18的升压电路的—F半部中，通路开关27'和放电开关28' 不受来自该移位寄存器输出的输出信号直接控制，而是受来自第二逻辑电路54'的输出信号V控制。如果该移位寄存器输出信号SR(i.,)和SRj中的任何一个为"高"，则第二逻辑电路54'提供闭合通路开关27'并打开放电开关28'的输出信号V，否则打开通路开关27'并闭合放电开关28'。当该移位寄存器输出信号SR^)为"高"时，这使得输出17'能被预充电。
在图18示出的电路中，通路开关27'和放电开关28'分别被具体化为
NMOS晶体管和PMOS晶体管。如果该移位寄存器输出信号SR(m)和SRi
中的任何一个为"高"，则该逻辑第二电路54'因而提供为"高"的输出，
否则该输出为"低"。该逻辑电路54'可被具体化为具有作为其输入的移位寄存器输出信号^^和^的NAND栅极，如图18所示。
本发明的另一实施例使用电荷分享来保存电荷和功率。对于N相系统，一旦对一组N个像素列的采样已经完成，针对这一组N个像素列的TFT采样开关的栅极......匕的电荷就被传递到针对随后N个像素列的TFT采样开关的
栅极。该效果是电荷从一组采样开关传递到另一组，从而提供功耗的进--步降低。
图19示出适用于本发明的驱动电路的另 -升压电路。图19的升压电路可提供电荷共享。图19的升压电路基于图11的升压电路，但是该电路的上半部的输出n可与驱动在先源线的升压电路的上半部的输出47(在图 19中标为"V升,^(i.D")连接。类似地，该电路的—卩半部的输出17，可与驱动在先源线的升压电路的下半部的输出47'(在图19中标为"V,p(w)") 连接。在图19中，该升压电路的输出可与前一源线的相应输出连接，从而如果图19的升压电路是针对第m条源线的，则该输出47、47'是针对第(m-l) 条源线的升压电路的输出。
有必要使该升压电路的输出17与第(i-l)个或第i个时段内的较低电源电压Vss隔离。在图19的电路中，这通过向该升压电路的上半部提供与在较低电源电压Vss电源和输出17之间的第--放电开关28串联连接的第二放电开关45来实现。该第-- 和第二放电开关被安排成它们中的 -个在第(i-l) 个时段内是打开的并且它们中的至少一个在第i个时段是打开的。在图19 的实施例中，第二放电开关45被具体化为第二 NMOS晶体管，且该第二 NMOS放电晶体管45的栅极由信号T1控制。在此实施例中，该电路的
....匕半部的输出17与Vss电源电压连接，除非该移位寄存器的第(i-l)个输出 SR(叫或该移位寄存器的第i个输出SRi之一为"高"。
该电路的上半部的输出17通过开关46与针对在先源线(即(m-1 )源线) 的升压电路的上半部的输出47连接。该开关46由控制信号L控制，从而
该开关46在当该移位寄存器的第(i-l)个输出SR(i.,)为"高"时的整个时段或部分时段内被闭合。
当来自该移位寄存器的第i个输出SRi为"低"时，该升压电容器12 的第一端子23如以上参考图11所述地通过晶体管24与VDD电源线7连接。
在当该移位寄存器的第(i-l)个输出SR(i.D为"高"时的时段内，该电路的.....t半部的输出17与该较低电源电压Vss隔离，因为该第二 NMOS放电晶体管45是截止的。当该移位寄存器的第(i-l)个输出SR(i-D为高时，开关46 被控制成在该时段内是闭合的，使得电荷可以从针对在先源线的升压电路的上半部的输出47传递到输出17。(在当该移位寄存器的第(i-l)个输出 SR(w)为"高"的时段内，升压将被施加到针对在先源线的升压电路的.h半部的输出47，使得针对在先源线的升压电路的上半部的输出47处于比输出 17高的电势；电荷将因此从针对在先源线的升压电路的上半部的输出47 流到输出17。)
当该移位寄存器的第i个输出SRi为"高"时，经升压的输出电压如以 ......匕参考图11所述地被施加到该电路的上半部的输出17。开关46是打开的，
以便于使针对在先源线的升压电路的h半部的输出47与输出17隔离，但
是另--开关(未示出)被闭合以便于使输出17与针对在后源线(即第(m+l) 条源线)的升压电路(未示出)的.....匕半部的输出连接。这样，电荷可沿-行像素从一组采样开关传递到下一组采样开关。
图19的升压电路的下半部与其上半部互补。它包括与在VoD电源电压和电路下半部的输出17'之间的第一放电开关28'串联连接的第二放电开关 45'。在图19中，该第二放电开关被具体化为PMOS晶体管，且该第二 PMOS 放电晶体管45的栅极由信号SR(i.,)控制。该电路的下半部的输出17，通过开关46'可与针对在先源线(即(m-l)源线)的升压电路的下半部的输出47'连接。该开关46由信号T,控制。该电路的下半部的输出17，还通过开关(未示出)与针对在后源线(即第(m+l)条源线)的升压电路的下半部的输出连接。
在图19中，升压电路的输出与针对前一源线的升压电路的输出连接，使得针对第m条源线的升压电路的输出可与针对第(m-l)条源线的升压电路的输出连接。原理上，升压电路的输出无需与针对在先源线的升压电路的输出连接；例如，针对第m条源线的升压电路的输出可与针对第(m-2)条源线的升压电路的输出连接。
图20示出适用于本发明驱动电路的另一升压电路。图20的升压电路
除提供经升压的输出电压之外，还可对一个或多个存储电容器进行充电。
该存储电容器可用来从该经升压的输出电压V升压w生成高电压(例如 VDDH)，禾卩/或从该经升压的输出电压V升压pi生成低压(例如(VssH)，并将该或每个电压提供给相应的电压电源导轨52、 52'。
图20的升压电路基于图11的升压电路。该电路的.....t半部中的升压电容器12的第一端子通过开关48与第--电压电源导轨52连接。该开关48 被安排成在升压电容器12的第--端子被升压到高于电源电压VDD的升压期
间内闭合。在图20的电路中，这是通过将开关48具体化为其栅极由来自移位寄存器的第i个输出信号^;控制的PMOS器件来实现的。因而，当来
自移位寄存器的第i个输出SR;变"高"且该升压电容器12的第一端子的电势被升压到高于较高电源电压Vdd吋，用以......匕参考图ll所述的方式，该
开关48被闭合来使升压电容器12的第一端子与第一电压电源导轨52连接，从而将经升压的输出电压(例如VDDH)提供给第--电压电源导轨52。一个或多个存储电容器Ca被連接在第一电压电源导轨52和例如较低电源电压 Vss的固定参考电压之间。
类似地，图20的升压电路的下半部中的升压电容器12'的第 -端子23' 通过开关48'与第二电压电源导轨52'连接。当该升压电容器12'的第一端子 23'被升压到低于较低电源电压Vss时，该开关48'被安排成闭合。在图20 的电路中，这通过将开关48'具体化为其栅极由信号S&控制的NMOS器件来实现。因而，当来自该移位寄存器的输出SRj变"高"且该升压电容器 12，的第一端子23'的电势被升压到低于Vss时，开关48'被闭合以使该升压电容器12，的第一端子23'与第二电压电源导轨52'连接，从而将经升压的输出电压(例如VssH)提供给第二电压电源导轨52。一个或多个存储电容器 CB被连接在第二电压电源导轨52'和例如较低电源电压Vss的固定参考电压之间。
存储电容器CA、 CB分别将第一和第二电压电源导轨52、 52'保持在升压(例如Vdm、 Vssh)。此实施例的升压电路可谓充当电荷泵。因而电压电源导轨52、 52'充当高电压电源导轨，且耍被驱动的电路可如电路49所指示地连接在第一电压电源导轨52和第二电压电源导轨52'之间，禾P/或如电路50所指示地连接在第一电压电源导轨52和参考电压(例如较低电源电压Vss)之间，禾卩/或如电路51所指示地连接在第二电压电源导轨52'和参考电压(例如较低电源电压Vss)之间。
优选地，针对每条源线的升压电路以图20中示出的方式与第一和第二电压导轨52、 52'连接。
原理一匕图20的升压电路可仅设置第一电压电源导轨52、相关联的开关48、以及相关联的存储电容器CA，或仅设置第二电压电源导轨52'、相关联的开关48'、以及相关联的存储电容器CB。
图21示出适用于本发明的驱动电路的另一升压电路。图21的升压电路具有2m个输出，其中m个输出提供大于较高电源电压VoD的升压而其它m个输出提供小于较低电源电压Vss的升压。因而该升压电路能够驱动与m条源线相关联的采样开关。然而，图21的升压电路只具有两个升压电容器12、 12，(--个在该电路的上半部而另一个在该电路的下半部)。
图21的升压电路的.....匕半部包括升压电容器12，其第一端子23可通过开关24与较高电源电压VDD的电源导轨7连接。在所示的实施例中，控制对升压电容器12充电的开关24是NMOS器件，且其栅极电压由如图11 中的附加电容器29和NMOS器件30控制。
图21的升压电路的上半部迸一步包括多个第- 控制电路Cj，其中i=0， 1，2, ...(m-l)。这些第一控制电路各自用于控制施加到该升压电路的相应输出Oi .....h的电压。每个第一控制电路包括使升压电容器的第一端子23和相应输出连接的通路开关Pi，以及使相应输出Oi与低电压电源，在此实施例中是与较低电源电压Vss的电源导轨连接的放电开关Ni。在图21的实施例中，通路开关Pi被具体化为PMOS晶体管而放电开关Nj被具体化为其栅极由移位寄存器的第i个输出信号的逆^;控制的NMOS晶体管。
施加到PMOS通路晶体管Pi栅极的电压是由相应的第二控制电路Ki
提供。每个第二控制电路包括使相应的PMOS通路晶体管Pi的栅极端子与
附加电容器29的上端子53连接的第二通路开关Tj，以及使相应的PMOS 通路晶体管Pi的栅极端子与低电压电源，在此实施例中是较低电源电压Vss 的电源导轨连接的第二放电开关Di。在图21的实施例中，该第二通路开关 Ti被具体化为其栅极与升压电容器的第一端子23连接的PMOS晶体管，而该第二放电开关Di被具体化为其栅极由移位寄存器的第i个输出SRj控制的NMOS晶体管。
信号SRmux被施加到该升压电容器12的第二端子上。该信号SR,是来自移位寄存器的各个输出信号SRo....SR(m.D的多路复用，使得如果来自移位寄存器的各个输出信号SRo.…SR(—中的任一个为"高"，则SR麵为"高"，且只有如果来自该移位寄存器的单独输出信号SR。….SR(n)中的每一个为 "低"，则SRmux为"低"。更正式地，信号SR匪由SR隨二SRo或SR,或…SR(n卜！)给出。
当来自移位寄存器的所有输出信号sRi为"低"时，因为SRmux:为高晶
体管24是导通的，且升压电容器23的第一端子被充电至较高电源电压VDD。当来自移位寄存器的第i个输出SRj变"高"时，信号SR隨也变"高"，且该升压电容器12的第一端子以针对先前实施例描述的方式被升压到高于较高电源电压VDD。此时，因为来自移位寄存器的第i.个输出SRj为"高"，所以第i个第二控制电路Ki中的第二放电开关Di被闭合，从而导致该第二控制电路Ki将较低电源电压Vss施加到第i个第一控制电路Ci的PMOS通路晶体管P,的栅极上。结果，该升压电容器23的第一端子处的升压作为输出电压V錢ni被施加到第i个输出Oi上。该第i个第一控制电路Ci的放电
晶体管Ni是截止的，因为其栅极由为"低"的SRi;控制。
在具有非重叠输出的移位寄存器的情况下，在任何时候输出信号SRj 中只有一个为"高"。在这种情况下，当来自移位寄存器的第i个输出SRj 为"高"时，其它输出Oj，其中j=0,l...(m-l)(除j=i之外)，与升压电容器23的第一端子隔离，使得该升压只施加到第i个输出Oi上。在图21的实施例中这能够实现，因为在第j个第二控制电路中，其中i≠j，该第二通路开关Tj的栅极与升压电容器23的第--端子连接。因此当SRmux为"低"
时，即当所有的移位寄存器输出为"低"时，只有该第二通路开关Tj闭合。
在这段时间期间，在附加电容器29的第二端子53处的升压被施加到第j
个第一控制电路Cj中的第-一通路开关Pj的栅极上。当SRmux为"高"时(即
当任何移位寄存器输出为"高"时)，第二通路开关Tj是打开的且在第j
个第一控制电路Cj中的第一通路开关Pj的栅极是浮动的。然而，先前第j
个第一控制电路Cj中的第一通路开关Pj的栅极上的升压通过存储在第一通
路开关Pj的栅极的寄生电容中维持，而该第一通路开关Pj保持打开。同时，第j个第一控制电路中的放电晶体管Nj被导通，因为其栅极由为高的^;控
制，使得较低电源电压Vss被施加到第j个输出Oj。
该移位寄存器的输出SRi被依次安排成"高"，且使得在任何时候输出信号巾只有 -个为"高"。图21的电路的上半部将把大于较高电源电压 VDD的输出电压依次递送到每个输出端子。例如，该移位寄存器输出通常被安排成SRo初始为高，随后SR,为高，再随后SR2为高，且依次类推，在这种情况下升压输出电压最初将被提供给输出端子Oo，然后提供给输出端子O,，然后再提供给输出端子02，依次类推。
在图21的电路中，当来自移位寄存器的第i个输出变"低"时，有必要使第i个第一控制电路Ci的通路晶体管Pj截止。然而，升压电容器12 的第一端子仍将处于升压而来自该移位寄存器的另- 输出为"高"，使得 SRn^保持"高"。作为图21的电路中的结果，其中第i个第---控制电路 &的通路晶体管Pj被具体化为PMOS器件，为了使其截止有必耍将大于V
綠23-VpT的电压施加到第i个第--控制电路Ci的通路晶体管Pi的栅极(其中V瓶23是升压电容器的第一端子23的电势且Vp].是p型通路晶体管Pi 的阈值)。在图21的实施例中，使第i个第一控制电路Cj的通路晶体管 Pi截止的充足大的栅极电压通过从附加电容器29的较高端子53通过第i 个第二控制电路Ki的第二通路开关Ti得到栅极电压来获取。
图21的升压电路的—F半部与其上半部互补。输出O'i中的---个将提供低于较低电源电压Vss的输出电压V縣p，且所有其它的输出提供较高电源电压Vdd的瑜出。
图11、 12、 17、 19、 20和21的升压电路可提供升压到高于较高电源
电压VDD的电压(用于驱动n型采样开关)和升压到低于较低电源电压Vss 的电压(用于驱动p型采样开关)。在有必要只驱动n型采样开关或只驱
动p型采样开关的应用中，这些实施例中的一个的升压电路可只包括上半部或只包括下半部。
己参考本发明作为源极驱动器电路的应用对其进行了描述.。然而，本发明的驱动电路不限于用作源极驱动器电路，还具有其它可能的应用。例如，本发明的驱动电路可用在任何期望在数据变换器中对模拟基准进行采样的应用中。
作为一个示例，图22示出根据本发明另 -实施例的驱动电路。此实施例涉及用于将n比特数字字转换为相应的模拟输出的开关电容器数模转换器(DAC)。该DAC包括n个电容器Fh ...， F^且进---步包括端接电容器 FTERM。电容器Fb…，Fn的第一电极都连接在--- 起且与端接电容器FTERM的第一端子连接。每个电容器F,, ...， Fn的第二端子与诸如开关60的相应开关连接，该相应开关根据数字字的相应比特的状态或值选择性地使第二电极与第一或第二参考电压输入V,或V2连接。DAC的输出例如以液晶设备的有源矩阵的数据线或列电极的形式驱动负载(未示出)。
DAC具有两个操作阶段(即重置阶段或"调零"阶段和转换阶段或"解码"阶段)，由不在图22中示出的初始生成的时序信号控制。在调零阶段
期间，电容器F,, Fn的第一和第二电极和端接电容器FTERM的第一电极
通过电子开关61连接在一起，并与第一参考电压输入V,连接。因此电容器Fi, ...,Fn被放电使得存储在DAC中的总电荷与V^TE謹相等。
在解码阶段期间，每个电容器Fi的第二电极根据数字输入字的第i个比特的值与第一参考电压输入V,或第二参考电压输入V2连接。
电子开关61由时钟逻辑块62生成的时钟信号控制。该时钟逻辑块在提供第一电源电压Vdd的第一电源提供导轨和提供第二电压V^的第二电源提供导轨之间连接，其中Vdd〉Vss。因而时钟信号在电压电平Vdd和电压电平V^之间变化。
在调零阶段期间，电亍开关61使每个电容器的上板与第一参考电压 Vi连接。该电子开关不得不对所有的电容器快速充电，且因此对电子开关61的要求与上述对采样栅极的要求类似。因此电子开关61具有大的面积，
和/或在提供大于第一电源电压Vdd的电压和低于第电源电压Vss的电压的电压电源导轨上操作是正常的。与在上述移位寄存器的情况下一样，这是不令人满意的。将电子开关61变大表示对DAC的大寄生电容且影响其操作，而在高电压上操作电子开关61消耗更多的功率并要求提供附加的电压电源导轨。
因此，根据图22的实施例，来自时钟逻辑块的时钟信号通过增大时钟信号的电平的升压电路63来升压，使得提供给电子开关61的时钟信号在电压电平V她和电压电平Vssh之间变化，其中Vddh>Vdd>Vss>Vssh。升压电路63使用与时钟逻辑块61相同的电压电源导轨(即第- 功率电源导轨Vdd 和第二功率电源导轨Vss)，使得功耗被降低且提供附加的电压电源导轨的需耍被消除。
电子开关61可如上所述地是单个信道开关或互补开关。
图23示出适用于本发明驱动电路的另一升压电路。如针对图12的升压电路所述，当移位寄存器的输出SRi为"低"时，图23的升压电路可在升]输出17处提供低于较低电源电压Vss的电压(此外，当该移位寄存器的输出SRi为"高"时，在V力.压n输出17处提供高于较高电源电压VDD 的电压)。相反，图23的升压电路可在V升wp输出17，处提供低于较低电源电压Vss的电压(当移位寄存器的输出SRi为"高"时)和高于较高电源电压VoD的电压(当移位寄存器的输出SR;为"低"时)。
当移位寄存器的输出SRi为"低"时，在V錢n输出17处提供低于较低电源电压Vss的输出电压确保当该输出电压用于控制n型TFT采样开关时，该n型TFT采样开关在其中不采样周期期间该采样电压超过电源电压的应用中是打开的(即当移位寄存器的输出SRj为"低"时)。相反，当移位寄存器的输出SRi为"低"时，在V升压p输出17'处提供高于较高电源电压VDD的输出电压确保当该输出电压用于控制p型TFT采样开关时，该p型TFT采样开关在不采样周期期间是打开的。
图23的升压电路是图1.2的升压电路的更有效实现，尤其在需要V升,h n禾口Vp的应用中。由图可见，图12的晶体管30、 30，和附加电容器29、
29，已被消除。进一步的优势在于图23中的开关33和33，的栅极分别由V升 ^和V^。的导通电压驱动(其中，"导通电压"指示当移位寄存器的输出SRi为"高"吋输出端子17、7，处的电压)，使得电容器32和32，能被完全充电。
以.....匕图20示出用来对存储电容器充电的升压导通电压，该存储电容器
用来生成高电压电源导轨Vddh和VssH。在产生升压截止电压的升压电路的
情况 F (其中当移位寄存器的输出SRi为"低"时，该"截止电压"指示在输出端亍17、 17'处的电压)，如在图12或23的升压电路中，升压导通电压或升压截止电压可用来对存储电容器充电和/或生成高电压电源导轨 Vddt't禾D Vssh。
图24示出由图23的升压电路生成的升压截止电压是如何用来生成升压Vdm和Vssh的。图24的升压电路与图23的升压电路相对应，不同之处在于它进--步包括其-- 端与晶体管33'和电容器32'之间的节点31'连接的开关64，以及其一端与晶体管33和电容器32之间的节点31连接的开关 64'。当移位寄存器的输出SRj为"低"时，开关64、 64'被安排成打开，在图24的实施例中，开关64被具体化为PMOS晶体管而开关64'被具体化为 NMOS晶体管。因而，当该移位寄存器的输出SRj是"低"时，V服n输出 17处的输出电压通过开关28和附加开关64'与"升压输出"65'连接，使得 V M。输出17处的低于较低电源电压Vss的电压被传递到升压输出65'。类似地，当移位寄存器的输出SRj为"低"时，V舰p输出17，处的输出电压通过开关28，和附加的开关64与另一 "升压输出"65连接，使得在V Mp 输出17，处生成的高亍较高电源电压VDD的电压被传递到升压输出65。
将图20和图24的实施例进行组合并提供具有图20的开关48、 48'以及图24的开关64、 64，的升压电路在原理......f二是可能的。这种升压电路可对
移位寄存器输出的高值和低值两者提供Vddh/Vssh瑜出。
工业实用性
本发明的驱动电路可被集成在使用薄膜晶体管(TFT)的AMLCD的衬底上。本发明的电路在应用于针对移动应用的显示器或在其中期望将功
耗和系统复杂度保持到最小的其它情况中具有特别优势。
权利要求
1.一种驱动电路，包括在第一电压源和第二电压源之间连接的逻辑块，所述第一电压大于所述第二电压；以及至少一个采样电路，所述或每个采样电路用于采样模拟输入并将电压输出到相应输出；其中所述逻辑块在使用时对每个采样电路输出相应的输出信号；其中所述驱动电路进一步包括至少一个升压电路，所述或每个升压电路与相应的一个所述采样电路相关联，并且在接收从所述逻辑块输出的所述相应信号之后，生成升压信号并对所述相应采样电路提供所述升压信号；并且其中每个升压电路在所述第一电压源和所述第二电压源之间连接。
2. 如权利要求1所述的驱动电路，其特征在于，每个升压电路包括具有可与对相应采样电路的所述输入连接的第一端子的升压电容器；在充电周期将所述升压电容器基本......t充电到所述第一和第二电压中的一个的充电电路；以及在升压周期将所述升压电容器的第二端子与升压偏压连接的升压电路。
3. 如权利耍求2所述的驱动电路，其特征在于，所述升压偏压是所述第一和第二电压中的一个。
4. 如权利要求2或3所述的驱动电路，其特征在于，所述充电电路包括在所述第一或第二电压源和所述升压电容器的第一端子之间连接的第一开关。
5. 如权利要求2或3所述的驱动电路，其特征在于，所述升压电路包括在所述第一或第二电压源和所述升压电容器的第二端亍之间连接的第二开关。
6. 如权利要求2或3所述的驱动电路，其特征在于，所述升压电路包括具有与所述第^或第二电压源连接的第- -端子的第-::::::::::开关，所述第二开关由所述升压电容器的第一端子处的电势控制；并且其中所述第一开关由所述第二开关的第二端子处的电势控制。
7. 如权利要求2或权利要求3所述的驱动电路，其特征在于，所述升压偏压是来自所述逻辑块的相应输出信号。
8. 如权利要求2或3所述的驱动电路，其特征在亍，每个升压电路包括在所述充电期间使所述升压电容器的第-一端子与所述升压电路的输出断开连接的通路开关。
9. 如权利要求7所述的驱动电路，其特征在于，每个升压电路进一步包括用于使所述升压电路的输出与所述第一和第二电压的另一个连接的放电开关，所述放电开关被控制成在所述通路开关被闭合时打开。
10. 如权利要求4所述的驱动电路，其特征在于，所述第--开关是晶体管。
11.所述的驱动电路，其特征在于，所述第一开关是连接有.:::::::::极管的晶体管。
12. 如权利耍求IO所述的驱动电路，其特征在于，所述第 -开关由来自所述逻辑块的相应输出信号控制。
13. 如权利要求8所述的驱动电路，其特征在于，所述逻辑块是移位寄存器o
14. 如权利要求13所述的驱动电路，其特征在亍，每个升压电路包括在所述充电周期期间的至少一部分使所述升压电容器的第- 端子与所述升压电路的输出连接的第二通路开关。
15. 如权利要求13所述的驱动电路，其特征在于，所述升压电路的输出可与针对在先源线的升压电路的输出连接。
16. 如权利耍求2或3所述的驱动电路，进一步包括在所述升压阶段期间使所述升压电容器的第--端亍与存储电容器连接的开关。
17. 如权利要求2或3所述的驱动电路，其特征在于，所述升压电路共享公共升压电容器。
18. 如权利要求l、 2或3所述的驱动电路，其特征在于，每个升压电路生成具有大于所述第一电压的电压的升压信号。
19. 如权利要求l、 2或3中任一项所述的驱动电路，其特征在于，每个升压电路生成具有低于所述第二电压的电压的升压信号。
20. 如权利要求l、 2或3中任-项所述的驱动电路，其特征在于，每个升压电路在第-输出处生成具有大于所述第---电压的电压的第一升压信号，并在第二输出处生成具有低于所述第二电压的电压的第二升压信号。
21. —种显示设备，包括如权利要求1所述的驱动电路。
22. - 种显示设备，包括如权利要求2或3所述的驱动电路。
23. 如权利要求22所述的显示设备，其特征在于，所述驱动电路进一步包括在升压阶段期间使所述升压电容器的第一端子与存储电容器连接的开关。
24. 如权利要求22所述的显示设备，其特征在于，所述升压电路共享公共升压电容器。
25. 如权利要求22所述的显示设备，其特征在于，所述升压电路包括具有与所述第一或第二电压源连接的第一端子的第二开关，所述第二开关由所述升压电容器的第一端亍处的电势控制；且其中所述第-开关由所述第二开关的第二端子处的电势控制。
26. 如权利要求21所述的显示设备，其特征在亍，每个升压电路生成具有大于所述第一电压的电压的升压信号。
27. 如权利要求21所述的显示设备，其特征在于，每个升压电路生成具有低于所述第二电压的电压的升压信号。
28. 如权利要求21所述的显示设备，其特征在于，每个升压电路在第一输出处生成具有大于所述第一电压的啦压的第一升压信号，并且在第二输出处生成具有低于所述第二电压的电压的第二升压信号。
29. 如权利耍求21所述的显示设备，其特征在于，所述显示设备包括多条源线，每条源线与所述驱动电路的相应输出连接。
30. 如权利要求21所述的显示设备包括液晶显示设备。
31. 如权利耍求30所述的显示设备包括有源矩阵液晶显示设备。
全文摘要
一种驱动电路(10)，包括在第一电压源(VDD)和第二电压源(VSS)之间连接的逻辑块(3)，以及具有多个采样电路的采样器(5)。每个采样电路用来在使用时对输入数据信号进行采样并将电压输出到相应输出(O)。该驱动电路进一步包括具有多个升压电路的升压器(11)，每个升压电路与相应的一个采样电路相关联，并且在使用时生成升压信号并将该升压信号提供给相应的采样电路。每个升压电路在第一电压源(VDD)和第二电压源(VSS)之间连接。该逻辑块(3)可以是，但不限于是移位寄存器。
文档编号G09G3/36GK101375326SQ20078000377
公开日2009年2月25日申请日期2007年1月29日优先权日2006年1月31日
发明者G·卡尔恩斯, G·约翰, H·沃尔顿, J·洛克, J·瑞简德拉, M·布朗洛, P·泽贝迪, T·加瑟申请人:夏普株式会社

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该技术已申请专利。仅供学习研究，如用于商业用途，请联系技术所有人。
技术研发人员：G.约翰;P.泽贝迪;M.布朗洛;T.加瑟;J.洛克;G.卡尔恩斯;J.瑞简德拉;H.沃尔顿
技术所有人：夏普株式会社
我是此专利的发明人