专利名称：画素结构及其驱动方法
技术领域：
本发明是有关于一种画素结构，且特别是有关于一种有机发光显示器的画素结构及其驱动方法。
背景技术：
使用有机发光二极管(organiclightemittingdiode,OLED)的有机发光显示器(organiclightemittingdisplay)由于具有自发光、高亮度、高对比、广视角以及反应速度快等优点，目前有关的研究单位无不致力于其特性与驱动电路的研究。虽然有机发光显示器具有上述的优点，但仍然有些问题亟待解决。
图1是习知的一种画素结构的示意图。请参照图1，此画素结构使用两个晶体管(TFT_S、TFT_D)，以及一个储存电容Cs，此画素结构被称为2T1C的画素电路。晶体管TFT_S的闸极耦接扫描线GL，可依据扫描线GL提供的扫描讯号而导通。当晶体管TFT_S导通时，数据线DL的数据讯号可传递至储存电容Cs的第一端与晶体管TFT_D的闸极端，对此画素结构进行数据写入。
晶体管TFT_D可用以控制流经OLEDD1的电流Io，藉由控制闸极(Gate)电压，即可控制TFT_D源极/汲极(Source/Drain)两端的电压和电流。因晶体管TFT_D与OLEDD1为串联组合，当施加一个固定的电压Vdd于TFT_D汲极时，即可透过TFT_D的源极/汲极的改变，来控制通过OLEDD1的电流Io，而达成控制灰阶的目的。
值得一提的是，晶体管TFT_D会因为制程上的误差、长时间操作或环境温度等因素，造成临界电压(ThresholdVoltage)产生变异，进而使通过OLEDD1的电流Io产生改变，而影响画素亮度上的表现。
另外，若画面长时间处于白画面时，晶体管TFT_D必须持续提供大电流给OLEDD1，晶体管TFT_D会长时间处于高电流应力(highcurrentstress)，易造成劣化问题，降低使用寿命。
发明内容
本发明提供一种画素结构，可延长画素结构的寿命。
本发明提供一种画素结构的驱动方法，可改善高电流应力造成劣化的问题。
本发明提出一种画素结构，包括储存电容、数据开关晶体管、扰动开关晶体管、驱动晶体管、显示开关晶体管与有机发光二极管。储存电容具有第一端与第二端。数据开关晶体管可依据扫描讯号提供数据讯号至储存电容的第一端。当数据开关晶体管截止时，扰动开关晶体管可提供扰动讯号至储存电容的第一端。驱动晶体管具有第一端、第二端与闸极。驱动晶体管的第一端耦接定电压。驱动晶体管的闸极耦接储存电容的第二端。显示开关晶体管具有第一端、第二端与闸极。显示开关晶体管的第一端耦接驱动晶体管的第二端。显示开关晶体管的闸极接收显示控制讯号。有机发光二极管的阳极耦接显示开关晶体管的第二端。有机发光二极管的阴极耦接接地端。
在本发明的一实施例中，数据开关晶体管具有第一端、第二端与闸极。数据开关晶体管的第一端耦接数据线并接收数据讯号。数据开关晶体管的闸极耦接扫描线并接收扫描讯号。数据开关晶体管的第二端耦接储存电容的第一端。
承上述，在另一实施例中，扰动开关晶体管具有第一端、第二端与闸极。扰动开关晶体管的第一端接收扰动讯号。扰动开关晶体管的闸极耦接扫描线并接收扫描讯号。扰动开关晶体管的第二端耦接储存电容的第一端。扰动开关晶体管与数据开关晶体管由P信道晶体管与N信道晶体管所组成。
在本发明的一实施例中，画素结构更包括临界电压电容。临界电压电容耦接于显示开关晶体管的第一端与闸极之间。
在本发明的一实施例中，画素结构更包括分流驱动晶体管与分流开关晶体管。分流驱动晶体管具有第一端、第二端与闸极。分流驱动晶体管的第一端耦接定电压。分流驱动晶体管的第二端耦接驱动晶体管的第二端。分流开关晶体管具有第一端、第二端与闸极。分流开关晶体管的第一端耦接分流驱动晶体管的闸极。分流开关晶体管的第二端耦接驱动晶体管的闸极。分流开关晶体管的闸极接收显示控制讯号。
在本发明的一实施例中，驱动晶体管与显示开关晶体管配置于画素数组之内。分流驱动晶体管与分流开关晶体管配置于画素数组之外。
在本发明的一实施例中，扰动讯号为周期讯号。扰动讯号以零电压位准在正周期与负周期分别进行振幅大小相同的反相扰动。
从另一角度来看，本发明提出一种画素结构的驱动方法。画素结构包括数据开关晶体管、储存电容、驱动晶体管与有机发光二极管。数据开关晶体管具有第一端、第二端与闸极。储存电容具有第一端与第二端。驱动晶体管具有第一端、第二端与闸极。数据晶体管的第二端耦接储存电容的第一端。储存电容的第二端耦接驱动晶体管的闸极。驱动晶体管的第一端与第二端分别耦接定电压与有机发光二极管。驱动方法包括依据扫描讯号导通数据开关晶体管。当数据开关晶体管导通时，可提供数据讯号至储存电容的第一端，藉以透过驱动晶体管驱动有机发光二极管。当数据开关晶体管截止时，透过扰动开关晶体管，提供扰动讯号至储存电容的第一端。
基于上述，本发明停止提供数据讯号至画素结构时，可提供扰动讯号至画素结构。如此一来，可提升画素结构的寿命。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
图1是习知的一种画素结构的示意图。
图2是依照本发明的第一实施例的一种画素结构的示意图。
图3是依照本发明的第一实施例的一种扰动讯号的示意图。
图4是图2的一种操作状态的示意图。
图5是图2的另一种操作状态的示意图。
图6是依照本发明的第一实施例的一种驱动波形的示意图。
图7是依照本发明的第一实施例的一种画素结构的驱动方法的流程图。
图8是依照本发明的第一实施例的一种画素结构的示意图。
图9是图8的一种操作状态的示意图。
图10是图8的另一种操作状态的示意图。
图11是依照本发明的第一实施例的一种扰动讯号的示意图。
主要组件符号说明
10、11画素结构 Ccs、Cs储存电容 Cth临界电压电容 P1资料开关晶体管 P2扰动开关晶体管 P3显示开关晶体管 P4驱动晶体管 P5分流开关晶体管 P6分流驱动晶体管 D1OLED DL资料线 GL扫描线 CSL扰动讯号 DCL显示控制讯号 C、S、G、D端点 Vdd定电压 TFT_S、TFT_D晶体管 Io、ISD电流 S701～S703驱动方法的各步骤。
具体实施例方式 习知的画素结构具有高电流应力的问题，容易缩短画素结构的寿命。
反观，本发明的实施例提供了多种画素结构，可改善习知的问题。
第一种画素结构1.将临界电压电容于驱动晶体管的第一端与闸极之间，可加强驱动晶体管的临界电压。可解决驱动晶体管因为制程上的差异、长时间操作或环境温度等因素，而使其工作特性有所差异，进而造成其临界电压(ThresholdVoltage)变异。如此一来，驱动晶体管输出的电流则不易受临界电压所影响。2.从此画素结构的外部输入一上下振幅相等的扰动讯号，藉此扰动讯号可使通过OLED的电流(电压)于一固定值作扰动。因此，若长时间使用于白画面显示时，可改善因驱动晶体管必须持续提供大电流给OLED，而处于高电流应力(highcurrentstress)所造成劣化问题，可延长晶体管的使用寿命。另外，由于人眼有视觉暂留现象，因此只要扰动讯号的频率高于人眼所能辨识的频率，画素的显示亮度几乎会呈现一固定值。
第二种画素结构1.使用分流(SharingCurrent)的方法，可改善当长时间显示白画面时，驱动晶体管必须持续提供大电流给OLED，而处于高电流应力(highcurrentstress)所造成劣化问题，可延长TFT的使用寿命。2.利用此画素结构，可使驱动晶体管的操作电压降低。因此可选用耐压较低的驱动晶体管，降低成本。同时也可减少功率消耗。
(a)提供至驱动晶体管的数据讯号，其电压可降低至原
。
(b)同理，利用扰动讯号对此画素结构进行扰动时，扰动讯号的电压也可降低至原
。下面将参考附图详细阐述本发明的实施例，附图举例说明了本发明的示范实施例，其中相同标号指示同样或相似的步骤。
第一实施例 (一)画素结构说明 图2是依照本发明的第一实施例的一种画素结构的示意图。请参照图2，在本实施例中，画素结构使用了4T2C的架构。画素结构10包括储存电容Ccs、临界电压电容Cth、数据开关晶体管P1、扰动开关晶体管P2、显示开关晶体管P3、驱动晶体管P4与OLEDD1。在本实施例中，数据开关晶体管P1以N通道晶体管为例进行说明，扰动开关晶体管P2、显示开关晶体管P3与驱动晶体管P4以P通道晶体管为例进行说明，但本发明并不限于此。
数据开关晶体管P1的闸极耦接扫描线GL，可接收扫描讯号。数据开关晶体管P1的第一端耦接数据线DL，可接收数据讯号。数据开关晶体管P1的第二端耦接储存电容Ccs的第一端与扰动开关晶体管P2的第二端。扰动开关晶体管P2的第一端可接收扰动讯号CSL。扰动开关晶体管P2的闸极耦接扫描线GL。
储存电容Ccs的第二端耦接临界电压电容Cth的第一端与驱动晶体管P4的闸极。驱动晶体管P4的第一端耦接定电压Vdd、临界电压电容Cth的第二端。驱动晶体管P4的第二端耦接显示开关晶体管P3的第一端。显示开关晶体管P3的闸极接收显示控制讯号DCL。显示开关晶体管P3的第二端耦接OLEDD1的阳极。OLEDD1的阴极耦接接地端。
在本实施例中，数据开关晶体管P1、扰动开关晶体管P2与显示开关晶体管P3可作为开关使用。驱动晶体管P4则用来驱动OLEDD1。
更详细地说，资料开关晶体管P1可依据扫描线GL提供的扫描讯号而导通，藉以将数据线DL的数据讯号传递至储存电容Ccs的第一端。扰动开关晶体管P2可配合数据开关晶体管P1的操作，将外部输入的扰动讯号CSL传递至储存电容Ccs的第一端。当资料开关晶体管P1截止时，扰动开关晶体管P2则导通；反之，当资料开关晶体管P1导通时，扰动开关晶体管P2则截止。
请注意，在本实施例中，由于数据开关晶体管P1与扰动开关晶体管P2分别为N信道晶体管与P信道晶体管，因此扰动开关晶体管P2的闸极可耦接扫描讯GL，与数据开关晶体管P1共享同一扫描讯号。如此一来，则无须额外提供控制讯号来控制扰动开关晶体管P2的操作，但本发明并不限于此。在其它实施例中，也可另外提供控制讯号来控制扰动开关晶体管P2的操作。
驱动晶体管P4可依据G端点的电压而驱动OLEDD1。显示开关晶体管P3可依据显示控制讯号DCL而决定是否导通。显示控制讯号DCL输入至显示开关晶体管P3的闸极，可作为控制OLEDD1是否可通过电流的开关。当显示开关晶体管P3截止时，OLEDD1不会发亮；当显示开关晶体管P3导通时，OLEDD1会受控于驱动晶体管P4而发出对应灰阶的亮度。
另一方面，临界电压电容Cth主要可储存驱动晶体管P4的临界电压。储存电容Ccs主要可储存数据线DL所提供数据讯号。另外，需注意的是，储存电容的第一端(C端点)更与扰动开关晶体管P2的第二端相连接，扰动开关晶体管P2的第一端外接扰动讯号CSL，主要是为了将数据讯号于一个画框期间，变成带有扰动讯号CSL的数据讯号。扰动讯号CSL藉由储存电容Ccs耦合到驱动晶体管P4的闸极，以调整驱动晶体管P4的输出电流，使OLEDD1发出要显示的亮度。
(二)、画素驱动方法 (1)、通过OLEDD1的电流
(1-1) 上述公式(1-1)中，
为氧化层电容(OxideCapacitance)。
为电子漂移率(ElectronMobility)。W为通道宽度(ChannelWidth)。L为通道长度(ChannelLength)。
为流经驱动晶体管P4的电流。其中
为端点S与端点G的压差。
为驱动晶体管P4的临界电压。本实施例假设
、
、W及L为固定值。因此可得下列公式(1-2)，其中K为常数。
(1-2) 接着，由公式(1-1)可获得下列公式(1-3)。
(1-3) 另外，端点S连接到定电压Vdd，端点S的电压与定电压Vdd相同，因此可得下列公式(1-4)，其中
为端点S的电压。
(1-4) 将公式(1-4)代入公式(1-3)，可得下列公式(1-5)，其中
为端点G的电压。
(1-5) (2)、临界电压储存 图3是依照本发明的第一实施例的一种扰动讯号的示意图。图4是图2的一种操作状态的示意图。请合并参照图3与图4，在本实施例中，扰动讯号CSL以接地电压为准位，作上下振幅相同的扰动(±Δ)。在正周期，扰动讯号CSL的电压
以Vcsh表示之；在负周期，扰动讯号CSL的电压以Vcsl表示之，如下列公式(1-6)。
或
(1-6) 图4中虚线代表开关为截止状态，亦即此时扰动开关晶体管P2与显示开关晶体管P3为截止状态，资料开关晶体管P1为导通状态。当
被充电到
时，驱动晶体管P4会截止(因为
)。此时端点C的电压与数据线DL所提供的数据讯号的电压
相同，如下列公式(1-7)。
C端点的电压
(1-7) 承上述，端点G的电压如下列公式(1-8)所示。储存电容Ccs的跨压
如下列公式(1-9)所示。
(1-8)
(1-9) (3)、扰动讯号 图5是图2的另一种操作状态的示意图。图5中，虚线代表开关为截止状态，亦即此时数据开关晶体管P1为截止状态，扰动开关晶体管P2与显示开关晶体管P3为导通状态。
当扰动讯号CSL在负周期时，可获得下列公式(1-10)，此时端点C的电压Vc如下列公式(1-11)。
(1-10)
(1-11) 端点C的电位变化量
如下列公式(1-12)。端点G的电位变化量
如下列公式(1-13)。
(1-12)
(1-13) 接着可由下列公式(1-14)推得端点G的电压，并由下列公式(1-15)推得流经OLEDD1的电流。
(1-14)
(1-15) 同理可类推，当扰动讯号CSL在正周期时，公式(1-15)中的
会由
所取代，如下列公式(1-15’)。
(1-15’) 若定义
。假设
经过扰动而变为
的情况下，流经OLEDD1的电流则为下列公式(1-16)。
(1-16) 假设
经过扰动而变为
的情况下，公式(1-16)中的
会由
所取代，如下列公式(1-16’)。
(1-16’) (三)、画素波型设计 图6是依照本发明的第一实施例的一种驱动波形的示意图。图7是依照本发明的第一实施例的一种画素结构的驱动方法的流程图。请合并参照图6与图7。
图6中，扫描线GL的扫描讯号可控制是否将数据线DL的数据讯号写入储存电容Ccs。显示控制讯号DCL可控制驱动晶体管P4的输出电流是否流入OLEDD1。扰动讯号CSL为画素外部输入的扰动讯号，此讯号以零电压位准，作±Δ的周期扰动。
可使驱动晶体管P4产生电流输出的电压讯号。期间T1为临界电压储存与数据写入。期间T2为资料扰动。
在图7中，资料开关晶体管P1可依据扫描讯号而决定导通与否(步骤S701)。当数据开关晶体管P1导通时，数据线DL的数据讯号可传递至储存电容Ccs的第一端，藉以透过驱动晶体管P4来驱动OLEDD1(步骤S702)，如期间T1。当数据开关晶体管P1截止时，透过扰动开关晶体管P2，扰动讯号CSL可传递至储存电容Ccs的第一端(步骤S703)，如期间T2。
请注意，扰动讯号CSL进行周期性的扰动时，流经驱动晶体管P4的电流以及流经OLEDD1的电流也会随之周期性的扰动。此作法可有效改善习知高电流应力的情形，改善组件劣化的情况，并能延长画素结构的寿命。不仅如此，扰动讯号CSL的频率高于人眼所能辨识的频率时，人眼仍会将OLEDD1发出的亮度是为一固定值，而不会有闪烁的情况发生。
值得一提的是，虽然上述实施例中已经对画素结构及其驱动方法描绘出了一个可能的型态，但所属技术领域中具有通常知识者应当知道，各厂商对于画素结构及其驱动方法的设计都不一样，因此本发明的应用当不限制于此种可能的型态。换言之，只要是停止提供数据讯号至画素结构时，提供扰动讯号至画素结构，就已经是符合了本发明的精神所在。以下再举几个实施例以便本领域具有通常知识者能够更进一步的了解本发明的精神，并实施本发明。
第二实施例 (一)画素结构说明 图8是依照本发明的第一实施例的一种画素结构的示意图。图9是图8的一种操作状态的示意图。图10是图8的另一种操作状态的示意图。图11是依照本发明的第一实施例的一种扰动讯号的示意图。请合并参照图8～图11。图8的画素结构11与图2的画素结构相类似。不同之处在于，画素结构11更包括分流驱动晶体管P6与分流开关晶体管P5。画素结构11使用了分流技术，为6T2C的画素结构。
分流驱动晶体管P6的第一端耦接定电压Vdd。分流驱动晶体管P6的第二端耦接驱动晶体管P4的第二端。分流开关晶体管P5具有第一端、第二端与闸极。分流开关晶体管P5的第一端耦接分流驱动晶体管P6的闸极。分流开关晶体管P5的第二端耦接驱动晶体管P4的闸极。分流开关晶体管P5的闸极可接收显示控制讯号DCL。在本实施例中，分流驱动晶体管P6与驱动晶体管P4同为P通道晶体管，分流开关晶体管P5与显示开关晶体管P3同为P通道晶体管。
分流开关晶体管P5的功能与显示开关晶体管P3的功能相类似，可作为开关使用。分流驱动晶体管P6的功能与驱动晶体管P4的功能相类似，可用来驱动OLEDD1。当显示开关晶体管P3导通时，分流开关晶体管P5也会随之导通；反之，当显示开关晶体管P3截止时，分流开关晶体管P5也会随之截止。值得注意的是，当显示开关晶体管P3与分流开关晶体管P5导通时，分流驱动晶体管P6的闸极与驱动晶体管P4的闸极能获得大致上相同的电压，使分流驱动晶体管P6与驱动晶体管P4具有相同的工作模式。定电压Vdd所提供的电流可分别透过分流驱动晶体管P6与驱动晶体管P4而流至OLEDD1。换言之，分流驱动晶体管P6具有分流功能，可分摊流经驱动晶体管P4的电流。
画素结构11不但具有与图2中画素结构10相类似的功能，而且可使驱动晶体管P4、分流驱动晶体管P6的操作电压降低。驱动晶体管P4与分流驱动晶体管P6可选用耐压较低晶体管来实施，同时也可减少功率消耗。以下提供公式说明供熟习本领域技术者参详。
(二)、画素驱动方法 驱动晶体管P4的输出电流如公式(2-1)，其中
为氧化层电容。W为通道宽度。L为通道长度。
(2-1) 这里假设
、
、W及L为固定值。因此令
(2-2) 上述K为常数。
所以(2-1)可写成下列公式(2-3)
(2-3)
(2-4) 将公式(2-4)代入公式(2-3)，可得公式(2-5)。
(2-5) 临界电压储存当扰动开关晶体管P2、显示开关晶体管P3、分流开关晶体管P5与分流驱动晶体管P6为截止状态，数据开关晶体管P1为导通状态(如图9所示)。
当
被充到电到
时，驱动晶体管P4为截止状态(因为
)。
当
时或当
时 (2-6) 端点C的电压
(2-7) 上述公式(2-7)中，m为实数，且
。即假设本实施例的
为第一实施例
的m倍。
端点G的电压为
(2-8) 则
上跨压
(2-9) 扰动讯号当资料开关晶体管P1为截止状态，扰动开关晶体管P2、显示开关晶体管P3、分流开关晶体管P5为导通状态(如图10所示)。
当扰动讯号CSL在负周期时。
(2-10)
(2-11) 端点C的电位变化量如下列公式(2-12)。端点G的电位变化量如下列公式(2-13)。
(2-12)
(2-13)
(2-14) 接着可推得流经驱动晶体管P4的电流
，如下列公式(2-15)。流经分流驱动晶体管P6的电流
，如下列公式(2-16)。
(2-15)
(2-16) 同理可类推，当扰动讯号CSL在正周期时，公式(2-15)与公式(2-16)中的
会由
所取代，如下列公式(2-15’)与公式(2-16’)。
(2-15’)
(2-16’) 若定义
。
。假设
经过扰动而变为
的情况下，公式(2-15)可改写为下列公式(2-17)，公式(2-16)可改写为下列公式(2-18)。
(2-17)
(2-18) 假设
经过扰动而变为
的情况下，公式(2-17)、公式(2-18)中的
会由
所取代，如下列公式(2-17’)、公式(2-18’)。
(2-17’)
(2-18’) 结论临界电压的影响抵消，可使分流驱动晶体管P6与驱动晶体管P4的输出电流不受临界电压变异影响。
接着，分析通过驱动晶体管P4、分流驱动晶体管P6与OLEDD1的电流。在此假设本实施例流经OLEDD1的电流量与第一实施例相同，如公式(2-19)。另外，假设驱动晶体管P4与分流驱动晶体管P6的K值相同或相近，如公式(2-20)。
(2-19)
(2-20) 由公式(17)与公式(18)，且令
或
(2-21)
(2-22) 上述公式(2-22)中，
、
、
为常数。接着，可获得下列公式(2-23)。
(2-23) 在本实施例中，驱动画素晶体管P4与分流驱动画素晶体管P6的总输出电流为(
)，可得下列公式(2-24)，其中
为第一实施例驱动画素晶体管P4的输出电流。另一方面，
可由下列公式(2-25)所获得，且
可由下列公式(2-26)所获得。
(2-24)
(2-25)
(2-26) 将公式(2-25)与公式(2-26)代入公式(2-24)，可获得下列公式(2-27)。
(2-27) 所得的
有两个值
与
。
(2-28) 因为
且
当
时
(合)，
(不合) 当
时
(合)，
(合) 因此，同时满足
时，
(2-29) 公式(2-29)代入公式(2-23)式，可得到本实施例的一个驱动晶体管的输出电流，如下列公式(2-30)
(2-30) 接着，令
；
(2-31)
(2-32) 结论1.本实施例中，驱动晶体管P4与分流驱动晶体管的闸极所需的操作电压为第一实施例驱动晶体管P4的
。2.本实施例中，扰动讯号CSL的电压为第一实施例的
。
分流电流分析 由公式(2-21)与公式(2-32)式，验证公式(2-19)
结论本实施例的画素结构11使用两个相近的驱动晶体管(P4、P6)，可获得与第一实施例通过OLEDD1相同的电流大小。
晶体管的功率消耗分析
(3-33) 公式(3-33)可简化如下公式(3-33’)。
(3-33’) 所以驱动晶体管的功率消耗如下列公式(3-34)
(3-34) 再由公式(3-34)可知
(3-35) 结论本实施例分流驱动晶体管P6与驱动晶体管P4总消耗功率小于第一实施例驱动晶体管P4的消耗功率。
(三)、画素波型设计 请参照图11，扫描线GL的扫描讯号可控制是否将数据线DL的数据讯号写入储存电容Ccs。DL表示一条dataline的讯号。显示控制讯号DCL可控制驱动晶体管P4与分流驱动晶体管P4的输出电流是否流入OLEDD1。扰动讯号CSL为画素外部输入的扰动讯号，此讯号以零电压位准，作±Δnew的周期扰动。
可使驱动晶体管P4与分流驱动晶体管P4产生电流输出的电压讯号。期间T1为临界电压储存与数据写入。期间T2为资料扰动。
综合上述，第二实施例不但可达成与第一实施例相类似的功效，还可降低驱动晶体管与分流驱动晶体管的闸极操作电压以及扰动讯号的电压。此作法不但可有效降低画素结构11的总功率消耗。驱动晶体管与分流驱动晶体管的规格限制也较为宽松，有利于实施时晶体管的选用。
另外，熟习本领域技术者也可依其需求改变上述实施例的画素结构。举例来说，在第二实施例中，可将分流驱动晶体管P6与分流开关晶体管P5配置在画素数组之外，例如可配置于显示器的边框中。如此可有效改善画素结构11的开口率(aperturerate)。
又例如，第一实施例中，储存电容Ccs并非必要构件。熟习本领域技术者可依其需求省略储存电容Ccs。
综上所述，本发明停止提供数据讯号至画素结构时，可提供扰动讯号至画素结构。如此一来，可提升画素结构的寿命。另外，本发明的实施例还具有下列功效1.在驱动晶体管的第一端与闸极端之间配置一个临界电压电容，可降低临界电压的变异，使画素的亮度表现更加稳定。2.在画素结构中可配置分流驱动晶体管与分流开关晶体管，藉以分摊驱动晶体管的电流量。如此不但可降低画素结构的总耗电量。驱动晶体管与分流晶体管的闸极操作电压也能被降低，亦及其晶体管的规格限制也能够降低，以利实施时晶体管的选用。另外，扰动讯号的电压也能够被降低。3.分流驱动晶体管与分流开关晶体管可配置于画素数组之外，藉以改善画素结构的开口率。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种画素结构，其特征是包括一储存电容，具有一第一端与一第二端；一数据开关晶体管，依据一扫描讯号提供一数据讯号至该储存电容的第一端；一扰动开关晶体管，当该资料开关晶体管截止时，该扰动开关晶体管提供一扰动讯号至该储存电容的第一端；一驱动晶体管，具有一第一端、一第二端与一闸极，该驱动晶体管的第一端耦接一定电压，该驱动晶体管的闸极耦接该储存电容的第二端；一显示开关晶体管，具有一第一端、一第二端与一闸极，该显示开关晶体管的第一端耦接该驱动晶体管的第二端，该显示开关晶体管的闸极接收一显示控制讯号；以及一有机发光二极管，其阳极耦接该显示开关晶体管的第二端，其阴极耦接一接地端。
2.根据权利要求1所述的画素结构，其特征是其中该数据开关晶体管具有一第一端、一第二端与一闸极，该资料开关晶体管的第一端耦接一数据线并接收该数据讯号，该数据开关晶体管的闸极耦接一扫描线并接收该扫描讯号，该数据开关晶体管的第二端耦接该储存电容的第一端。
3.根据权利要求2所述的画素结构，其特征是其中该扰动开关晶体管具有一第一端、一第二端与一闸极，该扰动开关晶体管的第一端接收该扰动讯号，该扰动开关晶体管的闸极耦接该扫描线并接收该扫描讯号，该扰动开关晶体管的第二端耦接该储存电容的第一端，该扰动开关晶体管与该资料开关晶体管由一P信道晶体管与一N信道晶体管所组成。
4.根据权利要求1所述的画素结构，其特征是更包括一临界电压电容，耦接于该显示开关晶体管的第一端与闸极之间。
5.根据权利要求1所述的画素结构，其特征是更包括一分流驱动晶体管，具有一第一端、一第二端与一闸极，该分流驱动晶体管的第一端耦接该定电压，该分流驱动晶体管的第二端耦接该驱动晶体管的第二端；以及一分流开关晶体管，具有一第一端、一第二端与一闸极，该分流开关晶体管的第一端耦接该分流驱动晶体管的闸极，该分流开关晶体管的第二端耦接该驱动晶体管的闸极，该分流开关晶体管的闸极接收该显示控制讯号。
6.根据权利要求5所述的画素结构，其特征是其中该驱动晶体管与该显示开关晶体管配置于一画素数组之内，该分流驱动晶体管与该分流开关晶体管配置于该画素数组之外。
7.根据权利要求5所述的画素结构，其特征是其中该扰动讯号为周期讯号，该扰动讯号以零电压位准在正周期与负周期分别进行振幅大小相同的反相扰动。
8.一种画素结构的驱动方法，其特征是该画素结构包括一数据开关晶体管、一储存电容、一驱动晶体管与一有机发光二极管，该数据开关晶体管具有一第一端、一第二端与一闸极，该储存电容具有一第一端与一第二端，该驱动晶体管具有一第一端、一第二端与一闸极，该数据晶体管的第二端耦接该储存电容的第一端，该储存电容的第二端耦接该驱动晶体管的闸极，该驱动晶体管的第一端与第二端分别耦接一定电压与该有机发光二极管，该驱动方法，包括依据一扫描讯号导通一数据开关晶体管；当该数据开关晶体管导通时，提供一数据讯号至该储存电容的第一端，藉以透过该驱动晶体管驱动该有机发光二极管；以及当该数据开关晶体管截止时，透过一扰动开关晶体管，提供一扰动讯号至该储存电容的第一端。
全文摘要
本发明涉及一种画素结构及其驱动方法。画素结构包括储存电容、数据开关晶体管、扰动开关晶体管、驱动晶体管、显示开关晶体管与有机发光二极管。数据开关晶体管可依据扫描讯号提供数据讯号至储存电容的第一端。当数据开关晶体管截止时，扰动开关晶体管可提供扰动讯号至储存电容的第一端。驱动晶体管的第一端与闸极分别耦接定电压与储存电容的第二端。显示开关晶体管的第一端与第二端分别耦接驱动晶体管的第二端与有机发光二极管的阳极。如此一来，可提升画素结构的寿命。
文档编号G09G3/32GK101763780SQ20101011883
公开日2010年6月30日 申请日期2010年3月8日 优先权日2010年3月8日
发明者陈屏先, 陈弼先 申请人:华映光电股份有限公司, 中华映管股份有限公司