专利名称：一种数字逻辑及系统设计实验箱的制作方法
技术领域：
本实用新型涉及一种数字逻辑及系统设计实验箱，具体来说是在高等院校、高职院校和其他各类学校学生进行数字逻辑及系统设计课程或相关实验时使用的实验箱。
背景技术：
数字逻辑及系统设计实验是配合其课程进行的综合训练，其目的是培养学生学有所用、学以致用的能力。目前相应的传统实验装置的功能都是较单一的，无法实现与先进的数字逻辑及系统设计EDA工具配合实验的目的。利用分立元件与现场可编程门阵列FPGA芯片综合设计的方法，一方面可以进行传统数字逻辑的实验验证，另一方面，可以实现基于硬件描述语言设计的数字逻辑及系统的实验验证，并可以进行对比实验，提高学习效果，而且FPGA的设计可以进行多达10万次的烧录，进行反复实验。
发明内容本实用新型的目的在于，提供一种数字逻辑及系统设计的协同实验系统，通过对传统的数字逻辑实验重新规划，将实验区域分成基本门电路、组合电路及时序电路三个部分，同时将基于现场可编程门阵列FPGA芯片设计的协同验证部分同时放置于实验箱内，形成合理的一体化设计，使学生可以基于实验箱完成不同层次的实验，并为下一步的综合设计预留足够的设计空间。为实现上述目的，本实用新型采用如下技术方案:一种数字逻辑及系统设计实验箱，包括电源模块、门电路模块、组合电路模块、时序电路模块、开关 控制输入模块、开关控制输出模块、中央处理单元、波形发生电路模块；电源模块分别与门电路模块、组合电路模块、时序电路模块、中央处理单元、波形发生电路模块连接；开关控制输入模块的输出端分别与门电路模块、组合电路模块、时序电路模块、中央处理单元的输入端连接；开关控制输出模块的输入端分别与门电路模块、组合电路模块、时序电路模块的输出端连接；波形发生电路模块的输出端分别与时序电路模块、中央处理单元的输入端连接。所述中央处理单元为门电路/组合电路/时序电路FPGA核心板。该实验箱为学生实现数字逻辑及系统设计提供实验电路板，可使学生完成基本的数字逻辑实验及基于硬件描述语言设计的个性电路的实验，且可以验证数字逻辑及数字系统设计的结果，同时也提供了实验所需的通用电源、通用信号源(2*8路由开关控制的逻辑
生成模块)和通用LED显示(数字逻辑部分2*8路输出显示，数字系统设计部分3*8+2路由开关控制的输出显示)电路。所述电源模块包含三组直流电压源，每组电源分别设置了过流保护电路。其中三组电压源分别 DC+5V/3A，DC+3.3V/1A, DC+1.5V/1A。[0013]所述门电路模块包括第一分立元件，所述第一分立元件包括4*2输入与非门，4*2输入或非门，六反相器,4* 2输入与门，4*2输入或门，4* 2输入异或门；所述第一分立兀件为14针或16针的双列直插插座。所述组合电路模块包括第二分立元件，所述第二分立元件包括四位加法器，四位比较器，3/8译码器，8/3编码器，双4选I数据选择器，七段数码显示译码器；所述第二分立元件为14针或16针的双列直插插座。时序电路模块包括第三分立元件，所述第三分立元件包括双上升沿D触发器，双上升沿JK触发器，4位异步复位计数器，4位双向移位寄存器；所述第三分立元件为14针或16针的双列直插插座。所述第一分立元件、第二分立元件、第三分立元件均为14针或16针的双列直插插座，易于更换芯片；可利用跳线连接不同的分立元件实现综合实验。所述开关控制输入模块包括2个8路的逻辑“O” “I”输入端子，可以用跳线接至任何芯片的输入端。所述开关控制输出模块包括2个8路的LED显示端子，可以用跳线将任何芯片的输出端接至LED。所述实验箱的箱体上装有数字逻辑笔，所有分立元件的引脚均以铜插线孔引出，接插跳线可以级联，便于测试。所述中央处理单元中FPGA采用的型号为Actel Proasic A3P030 FPGA，其封装形式为VQ 100引脚。本实用新型是将传统的数字逻辑与先进的数字逻辑及系统设计技术整合的概念，可以实现数字逻辑及系统设计课程所有的基础实验要求，体现了全新的实用、新型的设计。实验箱操作、使用方便，利用跳线可以实现无限级联，利用数字逻辑笔可以对学生实验过程中的故障、错误进行检查、诊断，为综合应用提供了便利条件。FPGA的可重新配置开辟了现代数字逻辑及系统设计的新思路，为基于硬件描述语言的设计验证提供了基础平台。实验箱的配套电源采用开关电源，体积小、重量轻，可靠性高。
图1是本实用新型的整体结构框图；图2是本实用新型输入输出信号模块的布局图；图3是本实用新型波形发生电路模块的布局图。
具体实施例通过实例将有助于理解本实用新型。但不限制本实用新型的内容。本领域的普通技术人员能从本实用新型公开的内容直接导出或联想到的所有变形，均应认为是本实用新型的保护范围。为实现本实用新型的目的，本实用新型提供了一种数字逻辑及系统设计实验箱，如图1所示，包括电源模块1、门电路模块2、组合电路模块3、时序电路模块4、开关控制输入模块5、开关控制输出模块6、中央处理单元7、波形发生电路模块8 ；电源模块I分别与门电路模块2、组合电路模块3、时序电路模块4、中央处理单元7、波形发生电路模块8连接；开关控制输入模块5的输出端分别与门电路模块2、组合电路模块3、时序电路模块4、中央处理单元7的输入端连接；开关控制输出模块6的输入端分别与门电路模块2、组合电路模块3、时序电路模块4的输出端连接；波形发生电路模块8的输出端分别与时序电路模块4、中央处理单元7的输入端连接。在本实施例中，各个分立元件的具体型号为:4*2输入与非门:74HC00 ;4*2输入或非门:74HC02 ;六反相器:74HC04 ;4* 2输入与门:74HC08 ;4*2输入或门:74HC32 ;4* 2输入异或门:74HC86。四位加法器:74HC283 ；四位比较器:74HC85 ；3/8译码器:74HC138 ；8/3编码器:74HC148 ;双4选I数据选择器:74HC153 ;七段数码显示译码器:74HC4511 ;双上升沿D触发器:74HC74 ;双上升沿JK触发器:74HC112 ；4位异步复位计数器:74HC161 ；4位双向移位寄存器:74HC194。门电路/组合电路/时序电路FPGA核心板采用Actel Proasic A3P030 FPGA VQ100 (或同样封装)的芯片设计，利用2.0mm间距的连接器，可拔插更换，且单片整合基本门电路分立芯片74HC00 (4*2输入与非门)，74HC02 (4*2输入或非门)，74HC04 (六反相器)，74HC08 (4* 2输入与门)，74HC32 (4*2输入或门)，74HC86 (4* 2输入异或门)的功能；单片整合组合电路分立芯片74HC283 (四位加法器)，74HC85 (四位比较器)，74HC138 (3/8译码器)，74HC148 (8/3编码器)，74HC153 (双4选I数据选择器)，74HC4511 (七段数码显示译码器)的功能；单片整合时序电路分立芯片74HC74 (双上升沿有预置、清除端D触发器)，74HC112(双上升沿有预置、清除端J 一K触发器)，74HC161(4位异步复位计数器)，74HC194(4位双向移位寄存器)的功能。FPGA核心板设计了 3*8+2路开关控制的LED输出以显示相应引脚输出的状态，该设计可以实现分立芯片与单片FPGA集成芯片进行同时实验验证的功能。波形发生电路模块8采用Actel Proasic A3P030 FPGA VQ 100 (或同样封装)的芯片设计，能够输出0.1Hz, 1Hz, 10Hz, 100Hz, IKHz, IOKHz, IOOKHz以及IMHz的时钟信号，且可以生成按钮控制的正负单脉冲各I路。该模块可以利用硬件描述语言编程实现输出小于等于40MHz的任意时钟及脉冲信号。如图2所示，所有分立元件的输入信号均来自信号输入(INPUT)电路。要进行信号输入时，只需用连接线将信号输入电路中的sifsiie中的任意一路的接线铜柱(或接线排针)与需要输入信号的ic引脚对应的接线铜柱(或接线排针)连起来，然后拨动相应的拨码开关，便可在IC引脚上输入逻辑“I”或“0”，同时对应的指示LED会被点亮(逻辑“I”)或熄灭(逻辑“O”)。例如将信号输入电路中的第一路(SII)的接线铜柱(J113_8)连接到74HC00芯片的第一个引脚(该引脚为输入引脚)的接线铜柱(J313_l)，然后将拨码开关SlOl的第八位S101_8拨向VCC —侧，既可以在该引脚上输入电平“1”，同时LD_I1会被点亮；将拨码开关SlOl的第八位S101_8拨向GND —侧，既可以在该引脚上输入电平“0”，同时LD_I1会被熄灭。例如将信号输入电路中的第一路(SIl)的接线铜柱(J113_8)连接到FPGA的第二个引脚(该引脚为输入引脚)的接线铜柱(J105_FPGA2)，然后将拨码开关SlOl的第八位S101_8拨向VCC —侧，既可以在该引脚上输入电平“1”，同时LD_I1会被点亮；将拨码开关SlOl的第八位S101_8拨向GND —侧，既可以在该引脚上输入电平“O”,同时LD_I1会熄灭。如图3所示，所有分立元件需要输入的时钟信号均来自时钟产生(CLOCKGENARATI ON)电路。要进行时钟输入时，根据需要用连接线将时钟产生电路中的八路时钟中的某一路的接线铜柱(或接线排针)与需要输入时钟的IC引脚对应的接线铜柱(或接线排针)连起来便可。例如将时钟产生电路中的第一路(0.1)的接线铜柱连接到74HC74芯片的第三个引脚(该引脚为时钟输入引脚)的接线铜柱，即可以在该引脚上输入频率为0.1Hz的时钟信号。FPGA核心板上所有分立元件需要的脉冲信号均来自脉冲产生(PULSEGENARAT10N)电路。要进行脉冲输入时，根据需要用跳线将脉冲产生电路中的正脉冲或负脉冲的接线铜柱(或接线排针)与需要输入脉冲的IC引脚对应的接线铜柱(或接线排针)连起来，然后按一下脉冲输出按钮(如要输出正脉冲，按KPULSE+;如要输出负脉冲，按KPULSE-)，便可以在IC引脚输入一个脉冲。同时对应的脉冲生成指示LED会发生变化(如果之前是亮的，那LED将灭掉；如果之前的灭的，那么LED将被点亮)。例如将脉冲产生电路中正脉冲的接线铜柱(J605_l)连接到74HC74芯片的第一个引脚(该引脚为清零输入引脚)的接线铜柱(J509_l )，然后按一下按键KPULSE+，既可以在该引脚上输入一个正脉冲信号，同时LDPULSE+会由点亮到熄灭，或由熄灭到点亮。需要对FPGA核心板的逻辑输出显示集成在核心板上。需要对核心板输出的信号进行显示时，只需将对应引脚的拨码开关拨向VCC —侧，接通对应的LED，即可在对应的LED上观察到输出信号的逻辑状态。例如将核心板上的拨码开关SI的第一位Sl_l拨向VCC —侧，即可以在LDOl上观察到FPGA的第100引脚输出信号的电平状况，输出为“I”时，LDI被点亮，输出为“O”时，LDl熄灭。FPGA核心板的逻辑输出均连接到信号输出(OUTPUT)电路。需要观察主板上输出信号的逻辑状态时，只需把需要输出信号的IC引脚对应的接线铜柱(或接线排针)用跳线连接到信号输出电路中的SOf S016中的任意一路的接线铜柱(或接线排针)，便可在对应的LED上观察到输出信号的逻辑状态。例如将信号输出电路中的第一路(SOl)的接线铜柱(J103_8)连接到74HC00芯片的第三个引脚(该引脚为输出引脚)的接线铜柱(J13_3)，既可以在LDOl上观察到该引脚的输出信号的电平状况，输出为“I”时，LD01，被点亮，输出为“O”时，LDOl被熄灭。
权利要求1.一种数字逻辑及系统设计实验箱，其特征在于包括电源模块(I)、门电路模块(2)、组合电路模块(3)、时序电路模块(4)、开关控制输入模块(5)、开关控制输出模块(6)、中央处理单元(7)、波形发生电路模块(8)； 电源模块(I)分别与门电路模块(2 )、组合电路模块(3 )、时序电路模块(4)、中央处理单元(7)、波形发生电路模块(8)连接； 开关控制输入模块(5)的输出端分别与门电路模块(2)、组合电路模块(3)、时序电路模块(4)、中央处理单元(7)的输入端连接； 开关控制输出模块(6)的输入端分别与门电路模块(2)、组合电路模块(3)、时序电路模块(4)的输出端连接； 波形发生电路模块(8)的输出端分别与时序电路模块(4)、中央处理单元(7)的输入端连接。
2.根据权利要求1所述的数字逻辑及系统设计实验箱，其特征在于所述中央处理单元(7)为门电路/组合电路/时序电路FPGA核心板。
3.根据权利要求1所述的数字逻辑及系统设计实验箱，其特征在于所述电源模块(I)包含直流三组电压源，每组电源分别设置了过流保护电路。
4.根据权利要求1所述的数字逻辑及系统设计实验箱，其特征在于所述门电路模块(2)包括第一分立元件，所述第一分立元件包括4*2输入与非门，4*2输入或非门，六反相器，4*2输入与门，4*2输入或门，4* 2输入异或门；所述第一分立元件为14针或16针的双列直插插座。
5.根据权利要求1所述的数字逻辑及系统设计实验箱，其特征在于所述组合电路模块(3)包括第二分立元件，所述第二分立元件包括四位加法器，四位比较器，3/8译码器，8/3编码器，双4选I数据选择器，七段数码显示译码器；所述第二分立元件为14针或16针的双列直插插座。
6.根据权利要求1所述的数字逻辑及系统设计实验箱，其特征在于所述时序电路模块(4)包括第三分立元件，所述第三分立元件包括双上升沿D触发器，双上升沿JK触发器，4位异步复位计数器，4位双向移位寄存器；所述第三分立元件为14针或16针的双列直插插座。
7.根据权利要求1所述的数字逻辑及系统设计实验箱，其特征在于所述开关控制输入模块(5 )包括2个8路的逻辑“ O ”，“ I ”输入端子。
8.根据权利要求1所述的数字逻辑及系统设计实验箱，其特征在于所述开关控制输出模块(6)包括2个8路的LED显示端子。
9.根据权利要求1所述的数字逻辑及系统设计实验箱，其特征在于所述实验箱的箱体上装有数字逻辑笔。
专利摘要一种数字逻辑及系统设计实验箱，包括电源模块、门电路模块、组合电路模块、时序电路模块、开关控制输入模块、开关控制输出模块、中央处理单元、波形发生电路模块；中央处理单元为门电路/组合电路/时序电路FPGA核心板。该实验箱为学生实现数字逻辑及系统设计提供实验电路板，可使学生完成基本的数字逻辑实验及基于硬件描述语言设计的个性电路的实验，且可以同时验证数字逻辑及数字系统设计的结果，实验箱配有数字逻辑笔，对所有分立元件的引脚均以铜插线孔引出，接插跳线可以无限级联，便于综合实验及进行扩展测试。
文档编号G09B19/00GK203013026SQ20122002677
公开日2013年6月19日 申请日期2012年1月20日 优先权日2012年1月20日
发明者丁磊, 林小平 申请人:广东工业大学