专利名称：通信控制电路和电视机的制作方法
技术领域：
本实用新型涉及移动通信领域，具体而言，ー种通信控制电路和ー种电视机。
背景技术：
在液晶显示屏中，直下式多分区的背光源由于其每个分区可单独调制光强，因此可以配合图像使画面的显示得到更好的效果，一般情况下会得到较高的对比度并节省比较多的功耗。从理论上讲，背光源区域域分区越多，这种对比度和功耗上的节省程度就越大。因此目前这种背光源的分区多为100 500个区左右、甚至更多，而如此庞大的分区数，使得电流驱动变得复杂。目前每个恒流控制芯片能够控制的区域数量有限，比如ー个恒流控制芯片对应16个区域，则对应1000个分区的背光源就需要60多颗芯片。如何实现60多颗芯片的实时控制就成为这种背光源驱动的重要技术问题，针对这个问题，通常采用SPI通 信协议。而SPI通信协议要控制60多颗芯片也显得很复杂。比如在相关技术中，采用单个信号源进行控制，其连线复杂，往往会影响信号的传输质量。具体地，相关技术中的控制电路如图I所示，控制芯片102上的端ロ I是时钟信号输出端ロ，端ロ 2是数据、使能信号输出端ロ，所有恒流芯片组104对应于同一个时钟信号输出端ロ，而根据各个恒流芯片组104的不同，时钟信号要达到的控制效果也不同，如ー个信号源控制两个恒流芯片组104，若芯片组B要比芯片组A慢半个周期才进行信号显示，则需要在控制芯片和芯片组B之间的线路上加ー个延时电路，而延时电路中的电容充放电会对控制芯片和芯片组A之间的线路造成干扰，从而还要添加ー个抗干扰电路；当有几十个甚至更多芯片组并且每个芯片组的具体关系要求非常复杂时，通过ー个信号源输出ー个时钟信号的电路，显然控制芯片与芯片组之间的线路也是非常复杂的，搭建起来要考虑的因素很多，并且实际效果也不一定能达到要求。而且在驱动能力方面，如果芯片组A和芯片组B各要求额定电流为5mA，而控制芯片输出端ロ提供的时钟信号电流大小仅为8mA，经过芯片组A和芯片组B分流之后，显然时钟信号电流不足以驱动两个芯片组，在同一个时钟信号驱动几十个芯片组的情况下，所要求的驱动电流过大，完成难度很大。因此，需要一种新的通信控制技术，通过多个信号源控制多个芯片组，使得芯片控制电路连线得到大幅简化，驱动能力得到大幅加強，进而提高信号传输质量。
实用新型内容为了解决上述技术问题至少之一，本实用新型提供了一种新的通信控制技术，通过多个信号源控制多个芯片组，使得芯片控制电路连线得到大幅简化，驱动能力得到大幅加強，进而提高信号传输质量。有鉴于此，本实用新型提出了ー种通信控制电路，其特征在于，包括恒流芯片组，连接至背光源和控制芯片，接收来自所述控制芯片的时钟信号和控制信号，并将所述控制信号发送至所述背光源，其中，每个所述恒流芯片组中包含至少ー个恒流控制芯片；所述控制芯片，设置有多个时钟信号输出端ロ，所述控制芯片通过多个所述时钟信号输出端ロ连接至多个所述恒流芯片组，以向每个所述恒流芯片组发送所述时钟信号，且所有的所述时钟信号来自相同的时钟信号源。在该技术方案中，控制芯片上设有多个时钟信号输出端ロ，井分别连接至多个恒流芯片组，这样就可以完成多个时钟信号输出端ロ向多个恒流芯片组传输时钟信号，从而使得信号源控制恒流芯片组的线路得到简化，进而提高信号传输质量，而且通过使用多个时钟信号输出端ロ向多个恒流芯片组传输时钟信号，还可以提高时钟信号的驱动能力。这里的多个时钟信号输出端ロ的数量与多个恒流芯片组的数量并不一定相同，每个时钟信号输出端ロ可以对应ー个或一部分的恒流芯片组。在上述技术方案中，优选地，所述时钟信号源来自所述控制芯片内部或所述控制芯片外部的其他装置。在该技术方案中，时钟信号输出端ロ输出的时钟信号来源于控制芯片内部，或由控制芯片外部的信号发生装置产生时钟信号，由控制芯片根据具体需要进行调整，如分频、 倍频、积分、微分等，然后再由控制芯片的多个输出端ロ分别传输给多个芯片组进行控制。在上述技术方案中，优选地，多个所述时钟信号输出端ロ与多个所述恒流芯片组之间——对应地连接。在该技术方案中，多个时钟信号输出端ロ与多个恒流芯片组之间对应地连接，也就是ー个时钟信号输出端ロ只给ー个恒流芯片组传输信号，相应地，一个恒流芯片组也只接收ー个时钟信号输出端ロ提供的信号。这种连接方式可以最大限度地简化线路，时钟信号能够相对容易地完成对恒流芯片组的驱动。在上述技术方案中，优选地，在所述恒流芯片组中包含有多个恒流控制芯片时，所述多个恒流控制芯片的输入端ロ并联至与该恒流芯片组相连的时钟信号输出端ロ。在该技术方案中，若恒流芯片组中包含多个恒流控制芯片，而这些恒流芯片每个都有输入端ロ来接收信号，此时将恒流芯片组中的所有恒流控制芯片的输入端ロ并联到与该恒流芯片组相连的时钟信号输出端ロ，这种连接方式，每个恒流控制芯片接收到的时钟信号没有延迟，理论上讲是同时接收到的，因此便于统ー进行操作。在上述技术方案中，优选地，在所述恒流芯片组中包含有多个恒流控制芯片时，所述多个恒流控制芯片相互串联至与该恒流芯片组相连的时钟信号输出端ロ。在该技术方案中，相比于并联方式，在采用串联方式时，输入该恒流芯片组的时钟信号的总电流相对较小，所以功率消耗较小。在上述技术方案中，优选地，多个所述时钟信号输出端ロ与多个所述恒流芯片组中的所有的恒流控制芯片之间一一对应地连接。在该技术方案中，时钟信号输出端ロ进ー步地与多个恒流芯片组中的所有的恒流控制芯片之间一一对应地连接，这种连接方式可以保证一个恒流芯片组中的每个恒流控制芯片都各自同时地接收到信号，而每个恒流控制芯片都控制着对应背光源区域的亮度，因此可以达到对各个背光源区域进行微控的目的，实时对画面更为细微的调节。在上述技术方案中，优选地，所述控制芯片上还设置有多个数据信号输出端ロ，所述控制芯片通过所述数据信号输出端ロ连接至多个所述恒流芯片组，以向所述恒流芯片组发送数据信号。[0020]在该技术方案中，控制芯片上设有多个数据信号输出端ロ，井分别连接至多个恒流芯片组，根据各个数据信号的不同来区分不同的恒流芯片组。如控制芯片向恒流芯片组A传输的数据信号为ABCD，向恒流芯片组B传输的数据信号为abcd，这样控制芯片根据发出的数据信号就可以分辨出恒流芯片组A和恒流芯片组B。在上述技术方案中，优选地，所述控制芯片上还设置有多个使能信号输出端ロ，所述控制芯片通过所述使能信号输出端ロ连接至多个所述恒流芯片组，以向所述恒流芯片组发送使能信号。在该技术方案中，控制芯片上设有多个使能信号输出端ロ，井分别连接至多个恒流芯片组，根据各个使能信号的不同来区分不同的恒流芯片组。如控制芯片向恒流芯片组A传输的使能信号为高电平，向恒流芯片组B传输的使能信号为低电平，这样控制芯片根据发出的使能信号就可以分辨出恒流芯片组A和恒流芯片组B。在上述技术方案中，优选地，连接至同一个所述控制芯片的所述数据信号输出端口和所述使能信号输出端ロ为同一控制信号输出端ロ，所述控制芯片通过多个所述控制信号输出端ロ连接至多个所述恒流芯片组，以向所述恒流芯片组发送所述数据信号和/或所述使能信号。在该技术方案中，数据信号和使能信号从控制芯片的同一个信号输出端ロ输出，控制芯片的这些输出端ロ连接多个恒流芯片组，以向恒流芯片组发送数据信号和/或使能信号，简化了电路设计。根据本实用新型的又一方面，还提出了一种电视机，包括如上述任一技术方案所述的通信控制电路。在该技术方案中，通信控制电路中的控制芯片输出有多个时钟信号输出端ロ与多个恒流芯片组连接来输出时钟信号，从而这些时钟信号都能够相对容易地驱动对应的恒流芯片组，并且通过这种连接方式，通信控制电路中的线路得到大幅度简化，信号传输质量得到大幅提闻。
图I示出了相关技术的通信控制电路的示意图；图2示出了根据本实用新型的实施例的通信控制电路的框图；图3A和图3B示出了根据本实用新型的实施例的通信控制电路的电路示意图；图4示出了根据本实用新型的实施例的恒流芯片组中恒流控制芯片并联至与该恒流芯片组相连的时钟信号输出端ロ的电路示意图；图5示出了根据本实用新型的实施例的恒流芯片组中恒流控制芯片串联至与该恒流芯片组相连的时钟信号输出端ロ的电路示意图；图6示出了根据本实用新型的实施例的恒流芯片组中的所有的恒流控制芯片与时钟信号输出端ロ之间一一对应地连接的电路示意图。
具体实施方式
为了能够更清楚地理解本实用新型的上述目的、特征和优点，
以下结合附图和具体实施方式
对本实用新型进行进一歩的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。[0033]在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是，本实用新型还可以采用其他不同于在此描述的其他方式来实施，因此，本实用新型并不限于下面公开的具体实施例的限制。图2示出了根据本实用新型的实施例的通信控制电路的框图。如图2所示，根据本实用新型的实施例的通信控制电路100，包括恒流芯片组104，连接至背光源和控制芯片102，接收来自控制芯片102的时钟信号和控制信号，并将控制信号发送至背光源，其中，每个恒流芯片组104中包含至少ー个恒流控制芯片；控制芯片102，设置有多个时钟信号输出端ロ 1020，控制芯片102通过多个时钟信号输出端ロ 1020连接至多个恒流芯片组104，以向每个恒流芯片组104发送时钟信号，且所有的时钟信号来自相同的时钟信号源。在该技术方案中，控制芯片102上设有多个时钟信号输出端ロ 1020，并分别连接 至多个恒流芯片组104，这样就可以完成多个时钟信号输出端ロ 1020向多个恒流芯片组104传输时钟信号，从而使得信号源控制恒流芯片组104的线路得到简化，进而提高信号传输质量，而且通过使用多个时钟信号输出端ロ 1020向多个恒流芯片组104传输时钟信号，还可以提高时钟信号的驱动能力。在对电路的优化方面，如原来是ー个信号源控制两个恒流芯片组104，芯片组A和芯片组B，而根据背光源分区显示的要求，芯片组B要比芯片组A慢半个周期才进行信号显不，这样在信号源输出ー个时钟信号时，在控制芯片102和芯片组B之间的线路上,要加一个延时电路,而延时电路中的电容充放电,或多或少会对控制芯片102和芯片组A之间的线路造成干扰，从而还要在控制芯片102和芯片组B之间的线路上加ー个抗干扰电路，而这仅仅是两个芯片组ー个延时电路的情况，当有几十个芯片组并且每个芯片组的具体关系要求非常复杂时，通过ー个信号源输出ー个时钟信号的电路，显然控制芯片102与多个恒流芯片组104之间的的线路也是非常复杂的，搭建起来要考虑的因素很多，并且实际效果也不一定能达到要求。但是采用多个信号源控制多个芯片组时，同上例，芯片组B要比芯片组A慢半个周期才进行信号显示，因为芯片组A和芯片组B的时钟信号相同，而控制芯片102与芯片组A之间的线路和控制芯片102与芯片组B之间的线路是分开的，这样只需要在控制芯片102与芯片组B之间加ー个延时电路即可，省去了抗干扰电路，这也就意味着在信号源对几十个芯片组进行控制时，将会省去大量抗干扰电路、保护电路等辅助电路，并且信号效果更符合要求，从而达到为整个线路进行简化的效果。而在驱动能力方面，如果芯片组A和芯片组B各要求额定电流为5mA，而控制芯片102的输出端ロ提供的时钟信号电流大小仅为8mA，经过芯片组A和芯片组B分流之后，显然时钟信号电流不足以驱动两个芯片组，在同一个时钟信号驱动几十个芯片组的情况下，所要求的驱动电流过大，完成难度很大，但是使用多个时钟信号输出端ロ 1020分别向多个恒流芯片组104传输时钟信号，每个时钟信号驱动的芯片组数量将会大幅度減少，所需驱动电流也将减小许多，大大降低了驱动难度。在上述技术方案中，时钟信号源来自控制芯片102内部或控制芯片102外部的其他装置。在该技术方案中，时钟信号输出端ロ 1020输出的时钟信号来源于控制芯片102内部，或由控制芯片102外部的信号发生装置产生时钟信号，由控制芯片102根据具体需要进行调整，如分频、倍频、积分、微分等，然后再由控制芯片102的多个输出端ロ分别传输给多个恒流芯片组104进行控制。在上述技术方案中，多个时钟信号输出端ロ 1020与多个恒流芯片组104之间对应地连接。在该技术方案中，多个时钟信号输出端ロ 1020与多个恒流芯片组104之间一一对应地连接，也就是ー个时钟信号输出端ロ 1020只给ー个恒流芯片组104传输信号，相应地，一个恒流芯片组104也只接收ー个时钟信号输出端ロ 1020提供的信号。这种连接方式可以最大限度地简化线路，时钟信号能够相对容易地完成对恒流芯片组104的驱动。在上述技术方案中，在恒流芯片组104中包含有多个恒流控制芯片时，多个恒流
控制芯片的输入端ロ并联至与该恒流芯片组104相连的时钟信号输出端ロ 1020。在该技术方案中，若恒流芯片组104中包含多个恒流控制芯片，而这些恒流芯片每个都有输入端ロ来接收信号，此时将恒流芯片组104中的所有恒流控制芯片的输入端ロ并联到与该恒流芯片组104相连的时钟信号输出端ロ 1020，这种连接方式，每个恒流控制芯片接收到的时钟信号没有延迟，理论上讲是同时接收到的，因此便于统ー进行操作。在上述技术方案中，在恒流芯片组104中包含有多个恒流控制芯片时，多个恒流控制芯片相互串联至与该恒流芯片组104相连的时钟信号输出端ロ 1020。在该技术方案中，相比于并联方式，在采用串联方式时，输入该恒流芯片组104的时钟信号的总电流相对较小，所以功率消耗较小。在上述技术方案中，多个时钟信号输出端ロ 1020与多个恒流芯片组104中的所有的恒流控制芯片之间——对应地连接。在该技术方案中，时钟信号输出端ロ 1020进ー步地与多个恒流芯片组104中的所有的恒流控制芯片之间一一对应地连接，这种连接方式可以保证一个恒流芯片组104中的每个恒流控制芯片都各自同时地接收到信号，而每个恒流控制芯片都控制着对应背光源区域的电流，因此可以达到对各个背光源区域进行微控的目的，实时控制背光源对画面的细微影响。在上述技术方案中，控制芯片102上还设置有多个数据信号输出端ロ 1022，控制芯片102通过数据信号输出端ロ 1022连接至多个恒流芯片组104，以向恒流芯片组104发送数据信号。在该技术方案中，控制芯片102上设有多个数据信号输出端ロ 1022，并分别连接至多个恒流芯片组104，根据各个数据信号的不同来区分不同的恒流芯片组104。如控制芯片102向恒流芯片组A传输的数据信号为ABCD，向恒流芯片组B传输的数据信号为abcd，这样控制芯片102根据发出的数据信号就可以分辨出恒流芯片组A和恒流芯片组B。在上述技术方案中，控制芯片102上还设置有多个使能信号输出端ロ 1024，控制芯片102通过使能信号输出端ロ 1024连接至多个恒流芯片组104，以向恒流芯片组104发送使能信号。在该技术方案中，控制芯片102上设有多个使能信号输出端ロ 1024，井分别连接至多个恒流芯片组104，根据各个使能信号的不同来区分不同的恒流芯片组104。如控制芯片102向恒流芯片组A传输的使能信号为高电平，向恒流芯片组B传输的使能信号为低电平，这样控制芯片102根据发出的使能信号就可以分辨出恒流芯片组A和恒流芯片组B。[0053]在上述技术方案中，连接至同一个控制芯片102的数据信号输出端ロ 1022和使能信号输出端ロ 1024为同一控制信号输出端ロ，控制芯片102通过多个控制信号输出端ロ连接至多个恒流芯片组104，以向恒流芯片组104发送数据信号和/或使能信号。在该技术方案中，数据信号和使能信号从控制芯片102的同一个信号输出端ロ输出，控制芯片102的这些输出端ロ连接多个恒流芯片组104，以向恒流芯片组发送数据信号和/或使能信号，简化了电路设计。根据本实用新型的又一方面，还提出了一种电视机，包括如上述任一技术方案所述的通信控制电路。在该技术方案中，通信控制电路中的控制芯片输出有多个时钟信号输出端ロ与多个恒流芯片组连接来输出时钟信号，从而这些时钟信号都能够相对容易地驱动对应的恒流芯片组，并且通过这种连接方式，通信控制电路中的线路得到大幅度简化，信号传输质量得到大幅提高。 图3A和图3B示出了根据本实用新型的实施例的通信控制电路的电路示意图。如图所示，控制芯片102可以是FPGA芯片，也可以是其他的单片机等微控制器，时钟信号、数据信号、使能信号可以由此产生，也可以由控制芯片102以外的信号源发生，然后经过控制芯片102根据具体情况进行处理之后传输给恒流芯片组104A、恒流芯片组104B以及其他恒流芯片组。端ロ 1A、端ロ IB等是时钟信号输出端ロ，端ロ 2A、端ロ 2B等是数据、使能信号输出端ロ(当然，也可以由不同的端ロ分别发送数据信号和使能信号)。在图3A中，一个时钟信号输出端ロ对应与一个恒流芯片组，这种方式可以最大程度地简化连接线路，增强驱动能力；当然也可以采用图3B所示的方式，使用多个时钟信号输出端ロ，但ー个时钟信号输出端ロ对应连接至多个恒流芯片组，如端ロ IA连接至恒流芯片组104A、恒流芯片组104B等，以及端ロ IB连接至恒流芯片组104C、恒流芯片组104D等，这样既可以在很大程度上解决信号驱动和电路连接设计问题，又能够降低开发成本，具有更大的实际使用价值。举例来说，比如对于分别接收来自端ロ IA和端ロ IB的芯片组A和芯片组B，若芯片组B要比芯片组A慢半个周期才进行信号显示，因为时钟信号相同，而控制芯片102与芯片组A之间的线路和控制芯片与芯片组B之间的线路是分开的，这样只需要在控制芯片102与芯片组B之间加ー个延时电路即可；而若连接至同一端ロ，则该延时电路可能造成对芯片组A的影响，从而需要进ー步添加抗干扰电路等。这里省去了抗干扰电路，这也就意味着在信号源对几十个芯片组进行控制时，将会省去大量抗干扰电路、保护电路等辅助电路，并且信号效果更符合要求，从而达到为整个线路进行简化的效果。在驱动能力方面使用多个时钟信号输出端ロ分别向多个恒流芯片组传输时钟信号，每个时钟信号驱动的芯片组数量将会大幅度減少，所需驱动电流也将减小许多，大大降低了驱动难度。在每个恒流芯片组接收到时钟信号后，需要将该信号发送至该恒流芯片组中的每个恒流控制芯片，下面结合图4至图6进行详细说明。ー种情况如图4所示，以恒流芯片组104A为例进行说明。该恒流芯片组104A中包含若干个恒流控制芯片1040，在恒流芯片组104A从控制芯片102中的端ロ IA接收到对应的时钟信号后，恒流芯片组104A中的所有恒流控制芯片1040的输入端ロ并联到与该恒流芯片组104A相连的时钟信号输出端ロ 1A，这种连接方式，每个恒流控制芯片1040接收到的时钟信号没有延迟，理论上讲是同时接收到的，因此便于统ー进行操作。[0062]另ー种情况如图5所示，恒流芯片组104A中的所有恒流控制芯片1040相互串联到该恒流芯片组104A相连的时钟信号输出端ロ 1A，这种连接方式下，总电流相对较小，所以功率消耗较小。第三种情况如图6所示，恒流芯片组104A中包含若干个恒流控制芯片1040，控制芯片102中的端ロ 1A、端ロ IB等是该控制芯片102的时钟信号输出端ロ，端ロ 1A、端ロ IB
等与恒流芯片组104A中的所有的恒流控制芯片1040之间--对应地连接，这种连接方式
可以保证恒流芯片组104A中的每个恒流控制芯片1040都各自同时地接收到信号，而每个恒流控制芯片1040都控制着对应背光源区域的电流，因此可以达到对各个背光源区域进行微控的目的，实时对画面的细微调节。在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固 定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
权利要求1.一种通信控制电路，其特征在于，包括 恒流芯片组，连接至背光源和控制芯片，接收来自所述控制芯片的时钟信号和控制信号，并将所述控制信号发送至所述背光源，其中，每个所述恒流芯片组中包含至少一个恒流控制芯片； 所述控制芯片，设置有多个时钟信号输出端口，所述控制芯片通过多个所述时钟信号输出端口连接至多个所述恒流芯片组，以向每个所述恒流芯片组发送所述时钟信号，且所有的所述时钟信号来自相同的时钟信号源。
2.根据权利要求I所述的通信控制电路，其特征在于，所述时钟信号源来自所述控制芯片内部或所述控制芯片外部的信号发生装置。
3.根据权利要求2所述的通信控制电路，其特征在于，多个所述时钟信号输出端口与多个所述恒流芯片组之间一一对应地连接。
4.根据权利要求3所述的通信控制电路，其特征在于，在所述恒流芯片组中包含有多个恒流控制芯片时，所述多个恒流控制芯片的输入端口并联至与该恒流芯片组相连的时钟信号输出端口。
5.根据权利要求3所述的通信控制电路，其特征在于，在所述恒流芯片组中包含有多个恒流控制芯片时，所述多个恒流控制芯片相互串联至与该恒流芯片组相连的时钟信号输出端口。
6.根据权利要求2所述的通信控制电路，其特征在于，多个所述时钟信号输出端口与多个所述恒流芯片组中的所有的恒流控制芯片之间一一对应地连接。
7.根据权利要求I至6中任一项所述的通信控制电路，其特征在于，所述控制芯片上还设置有多个数据信号输出端口，所述控制芯片通过所述数据信号输出端口连接至多个所述恒流芯片组，以向所述恒流芯片组发送数据信号。
8.根据权利要求7所述的通信控制电路，其特征在于，所述控制芯片上还设置有多个使能信号输出端口，所述控制芯片通过所述使能信号输出端口连接至多个所述恒流芯片组，以向所述恒流芯片组发送使能信号。
9.根据权利要求8所述的通信控制电路，其特征在于，连接至同一个所述控制芯片的所述数据信号输出端口和所述使能信号输出端口为同一控制信号输出端口，所述控制芯片通过多个所述控制信号输出端口连接至多个所述恒流芯片组，以向所述恒流芯片组发送所述数据信号和/或所述使能信号。
10.一种电视机，其特征在于，包括如权利要求I至9中任一项所述的通信控制电路。
专利摘要本实用新型提供了一种通信控制电路和电视机。一种通信控制电路，包括恒流芯片组，连接至背光源和控制芯片，接收来自所述控制芯片的时钟信号和控制信号，并将所述控制信号发送至所述背光源，其中，每个所述恒流芯片组中包含至少一个恒流控制芯片；所述控制芯片，设置有多个时钟信号输出端口，所述控制芯片通过多个所述时钟信号输出端口连接至多个所述恒流芯片组，以向每个所述恒流芯片组发送所述时钟信号，且所有的所述时钟信号来自相同的时钟信号源。相应地，本实用新型还提出了一种电视机。通过本实用新型的技术方案，可以使通信控制电路通过多个信号源控制多个芯片组，使得芯片控制电路连线得到大幅简化，驱动能力得到大幅加强，进而提高信号传输质量。
文档编号G09G3/34GK202652377SQ20122018243
公开日2013年1月2日 申请日期2012年4月25日 优先权日2012年4月25日
发明者庞震华, 辛晓光, 徐爱臣, 乔明胜 申请人:贵阳海信电子有限公司, 青岛海信电器股份有限公司