显示面板的制作方法
【专利摘要】本发明提出一种显示面板，其包括移位寄存器。在移位寄存器内依序串接的多个移位寄存单元的每一者中，对于第一开关而言，其控制与输出端分别耦接第一节点与输出节点，且其输入端接收第一时脉信号。对于第二开关而言，其输入与输出端分别耦接第二开关的控制端以及第一节点。对于第三开关而言，其控制端耦接第一节点，且其输入端接收时脉信号。第一电容器耦接第三开关的输出端与第一节点之间。对于第四开关而言，其输入端耦接第一节点，且其输出端耦接低电压端。对于一当前移位寄存单元而言，第二开关的控制端接收由先前移位寄存单元所产生的输出信号。
【专利说明】显示面板
【技术领域】
[0001]本发明是有关于一种移位寄存器，特别是有关于一种移位寄存器，用于显示面板的栅极驱动器。
【背景技术】
[0002]一般而言，在有源式阵列显示装置中，用来驱动像素阵列的栅极驱动器包括移位寄存器。移位寄存器包括多个移位寄存单元以产生多个输出信号，而这些输出信号分别通过栅极线来驱动像素阵列。对于每一输出信号而言，当输出信号的脉波的下降缘具有较快的转态速度时，可能会引起人眼可见的闪烁。尤其是在较高解析度的显示下，由于在栅极线的远端与近端之间电压下降速度具有显著的不平衡，使得上述闪烁状况变为更加严重。而上述在栅极线的远端与近端之间电压下降速度的差异是由较大的时间常数所引起(包括在栅极线上的寄生电阻以及寄生电容)。
[0003]因此，期望提供一种移位寄存器，其能产生具有适当转态速度的多个输出信号，以便最小化在栅极线的远端与近端之间电压下降速度的不平衡。
【发明内容】
[0004]本发明实施例提供一种显示面板。此显示面板包括多个源极线、多个栅极线、多个像素单元、源极驱动器、以及栅极驱动器。这些栅极线与这些源极线交错。这些像素单元配置形成显示阵列。每一像素单元对应一组交错的源极线以及漏极线。源极驱动器耦接这些源极线，用以通过这些源极线提供多个数据信号至显示阵列。栅极驱动器耦接这些栅极线。栅极驱动器具有至少一移位寄存器，用以产生多个输出信号，且通过这些栅极线将输出信号提供至该显示阵列。移位寄存器包括依序串接的多个移位寄存单元。每一移位寄存单元由第一时脉信号以于输出节点上产生输出信号。串接的这些移位寄存单元所产生的多个输出信号依序地被致能。这些移位寄存单元的每一者包括第一开关、第二开关、第三看关、第一电容器、第四开关、以及第二电容器。第一开关具有耦接第一节点的控制端、接收第一时脉信号的输入端、以及耦接输出节点的输出端。第二开关具有控制端、耦接第二开关的控制端的输入端、以及耦接第一节点的输出端。第三开关具有耦接第一节点的控制端、接收第一时脉信号的输入端、以及输出端。第一电容器耦接第三开关的输出端与第一节点之间。第四开关具有控制端、耦接第一节点的输入端、以及耦接低电压端的输出端。第二电容器耦接于输出节点与接地端之间。对于这些移位寄存单元中的一当前移位寄存单元而言，第二开关的控制端接收由在当前移位寄存单元先前的移位寄存单元所产生的输出信号。
【专利附图】
【附图说明】
[0005]图1表示根据本发明实施例的移位寄存器；
[0006]图2表示图1的移位寄存器中，多个移位寄存单元的示范例子；
[0007]图3表示关于图2的移位寄存单元的时脉信号以及输出信号的时序以及电压信号的波形；
[0008]图4表不在图1的移位寄存器中一移位寄存单兀的一不范实施例；
[0009]图5表示在图4的移位寄存单元中放电电路的一示范实施例；
[0010]图6表不在图1的移位寄存器中另一移位寄存单兀的一不范实施例；
[0011]图7表示在图4的移位寄存单元中放电电路的另一示范实施例；
[0012]图8表示在图4的移位寄存单元中放电电路的又一示范实施例；
[0013]图9表示在图4的移位寄存单元中放电电路的另一示范实施例；
[0014]图10表示根据本发明实施例而使用图1的移位寄存器的显示面板；
[0015]图11表示根据本发明实施例而使用图10的显示面板的显示装置；以及
[0016]图12表示根据本发明实施例而使用图11的显示装置的电子装置。
[0017]图中元件标号说明:
[0018]I~移位寄存器；
[0019]10 (I)...10 (N-1)、10 (N)、10 (N+1)、…10 (M)~移位寄存单元；
[0020]11~显示装置；12~电子装置；
[0021]30…34~时间点；40~放电电路；
[0022]41~低电压端；70~高电压端；
[0023]100~显示面板；101~源极驱动器；
[0024]102~栅极驱动器；103~显示阵列；
[0025]104 (I)...104 (X)~源极线；105 (I)...105 (M)~栅极线；
[0026]10~控制器；120~输入单元；
[0027]1030~像素单元；Cl、C2、CL~电容器；
[0028]CLK1、CLK2~时脉信号；GND~接地电压；
[0029]N1、N2~节点；OUT(N)~输出节点；
[0030]R⑴…R(N-2)、R(N_1)、R(N)、R(N+1)…R(M)~输出信号；
[0031]Tl、T2、T3、T4、T5、T5，、T6、T7、T8a、T8a，、T8b、T9、TlO ~晶体管；
[0032]VGH~高电压电位；VGL~低电压电位；
[0033]V(N)~电压信号；Vth~临界电压；
[0034]AVG~电压差。
【具体实施方式】
[0035]为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
[0036]图1表示根据本发明实施例的移位寄存器。参阅图1，移位寄存器I包括多个移位寄存单元10 (I)~10 (M)，且根据至少一时脉信号CLKl而操作，其中，M为一正整数。移位寄存单元10⑴~IO(M)依序地串接，且分别产生输出信号R(I)~R(M)。输出信号R(I)~R(M)依序地被致能。图2是表示在移位寄存器I的移位寄存单元10(1)~IO(M)中的三个示范移位寄存单元。参阅图2，移位寄存单元10(1)~10 (M)中第(N-1)个至第(N+1)个移位寄存单元IO(N-1)~10(N+1)的每一者接收时脉信号CLK1、由先前移位寄存单元所产生的输出信号、以及由后续移位寄存单元所产生的输出信号，以产生对应的输出信号，其中，N为一正整数且3 ^ N ^ M-2。举例来说，第N个移位寄存单元IO(N)接收时脉信号CLK1、由第(N-1)个移位寄存单元IO(N-1)所产生的传递信号R(N-1)、以及由第(N+1)个移位寄存单元10(N+1)所产生的传递信号R (N+1)，并产生输出信号R (N)。由第N个移位寄存单元IO(N)所产生的输出信号R(N)则提供至(N+1)个移位寄存单元10 (N+1)。根据图2的实施例中由第N个移位寄存单元IO(N)所呈现的时脉信号以及传递信号的接收规则，由移位寄存单元10(1)~IO(M)中的第I个移位寄存单元10(1)所接收的先前输出信号，可能是由移位寄存单元10(1)~IO(M)中的第M个移位寄存单元IO(M)所产生，或者可能由移位寄存器I中的其他电路所产生；由移位寄存单元10(1)~IO(M)中的第M个移位寄存单元IO(M)所接收之后续输出，可能是由移位寄存单元10(1)~IO(M)中的第I个移位寄存单元10(1)所产生，或者可能由移位寄存器I中的其他电路所产生。移位寄存器I可以非晶娃(amorphous silicon)技术、低温多晶娃(low temperature poly-silicon)技术、或是氧化薄膜晶体管(oxide thin film transistor)技术等等来制程处理。
[0037]图3是表不时脉信号CLKl的时序、时脉信号CLK2的时序、输出信号R(N-1)~R(N+1)的时序、以及由移位寄存单元10(1)~IO(M)中的第N个移位寄存单元IO(N)所产生的电压信号V(N)的波形。时脉信号CLKl与CLK2的每一者都在高电压电位VGH与第一电压电位VGL之间切换。如图3所示，时脉信号CLK2与时脉信号CLKl彼此互补。输出信号R(N-1)~R(N+1)依序地被致能(高电压电位VGH)。
[0038]于下文中，以第N个移位寄存单元IO(N)为例来说明本发明的技术方案。
[0039]图4表示第N个移位寄存单元10 (N)的一示范实施例。参阅图4，第N个移位寄存单元10 (N)包括开关Tl~T4、两个电容器Cl与CL、以及放电电路40。开关Tl~T4的每一者都具有一控制端、一输入端、以及一输出端。在图4中，开关Tl~T4是以N型晶体管来实施。对于开关Tl~T4的每一者而言,控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图4所示，晶体管Tl的栅极耦接节点NI，其漏极接收时脉信号CLKl，且其源极耦接输出信号R(N)所产生之处，即耦接输出节点OUT (N)。电容器CL耦接于输出节点OUT(N)与接地端GND之间。晶体管T2的栅极以及漏极接收由接收由第(N-1)个移位寄存单元IO(N-1)所产生的输出信号R(N-1)，且其源极耦接节点NI。根据晶体管T2的连接架构，晶体管T2的动作如同一`个二极管。晶体管T3栅极耦接节点NI，且其漏极接收时脉信号CLKl。电容器Cl耦接于晶体管T3的源极与节点NI之间。晶体管T4的栅极接收由第(N+1)个移位寄存单元10(N+1)所产生的输出信号S (N+1)，其漏极耦接节点NI，且其源极耦接低电压端41。放电电路40接于低电压端41与输出节点OUT(N)之间。在此实施例中，低电压端41提供具有低电压电位VGL的电压。电压信号V(N)产生于节点NI。
[0040]第(N)个移位寄存单元10 (N)的操作将参照图3与图4来说明。在时间点30，晶体管T2由输出信号R(N-1)所导通。具有高电压电位VGH的输出信号R(N-1通过导通的晶体管T2而传送至节点NI。如上所述，晶体管T2的动作如同一个二极管。因此，在时间点30至时间点31的期间中，在节点NI上的输出信号V (N)的电压电位增加至电压电位(VGH-Vth)，以导通晶体管Tl，其中，Vth表示晶体管T2的临界电压。此外，晶体管Tl由具有电压电位(VGH-Vth)的电压信号V(N)导通。由于时脉信号CLK处于低电压电位VGL，输出信号R(N)处于低电压电位VGL (即输出信号R(N)处于一禁能状态)。
[0041]在时间点31，时脉信号CLKl切换至高电压电位VGH。在时间点31至时间点32的期间中，通过电容器Cl的馈通效应，电压信号V (N)快速地以高电压电位VGH与低电压电位VGL之间的电压差AVG ( Λ VG=VGH-VGL)来增加，换句话说，电压信号V(N)的电压电位增加至(VGH-Vth+AVG)。由于电压信号V(N)的上升缘具有较快的转态速度，因此晶体管Tl的沟道电阻较小。此时，晶体管Tl的沟道电阻以及电容器CL的电容所决定的时间常数较小。因此，电容器CL快速地充电，使得输出信号R(N)随着时脉信号CLK的切换而快速地增加至高电压电位VGH (致能状态)，即是输出信号R(N)的上升缘具有较快的转态速度。
[0042]在时间点32，时脉信号CLKl开始切换为低电压电位VGL。在时间点32至时间点33的期间中，通过电容器Cl的馈通效应，电压信号V(N)快速地减少至电压电位(VGH-Vth)。由于电压信号V(N)的下降缘具有较快的转态速度，因此晶体管Tl的沟道电阻较小。此时，晶体管Tl的沟道电阻以及电容器CL的电容所决定的时间常数较小。因此，电容器CL缓慢地放电，使得输出信号R(N)随着时脉信号CLK的切换而缓慢地减少至低电压电位VGL (禁能状态)，即是输出信号R(N)的下降缘具有较慢的转态速度。
[0043]在时间点33，输出信号R(N+1)开始切换为高电压电位VGH以导通晶体管T4。因此，电压信号V(N)的电压电位开始减少至低电压电位VGL。在时间点33之后，放电电路40将输出节点OUT(N)耦接至低电压端41 (VGL)。如此一来，可以避免由沟道漏电流所以起在输出端OUT(N)上的额外脉波，使得当输出信号R(N)于时间点32后被禁能时，输出信号R(N)可以维持在低电压电位VGL。
[0044]其他移位寄存单元具有与第N个移位寄存单元IO(N)相同的电路架构，且根据各自的时脉信号以及接收到的输出信号来操作。在第(N-1)个移位寄存单元中IO(N-1)中，晶体管T2的栅极接收由第(N-2)个移位寄存单元中10(N-2)所产生的输出信号R(N-2)，且晶体管T4的栅极接收由第(N)个移位寄存单元中IO(N)所产生的输出信号R(N)。在第(N+1)个移位寄存单元中10(N+1)中，晶体管T2的栅极接收由第(N)个移位寄存单元中IO(N)所产生的输出信号R(N)，且晶体管T4的栅极接收由第(N+2)个移位寄存单元中10(N+2)所产生的输出信号R(N+1)，根据图4的移位寄存单元的电路架构，晶体管Tl的栅极上的电压信号V(N)的上升缘以及下降缘具有较快的转态速度。因此，输出信号R(N)的上升缘的转态速度较快，而输出信号R(N)的下降缘的转态速度较慢。当移位寄存器I应用时显示装置的栅极驱动砌石，由于输出信号R(I)?R(M)的下降缘具有较慢的转态速度，因此减少了人眼可见的闪烁现象。
[0045]图5表示在每一移位寄存单元中放电电路40的一示范实施例。将以移位寄存单元IO(N)为例来说明。参阅图5，放电电路40包括开关T5。开关T5具有一控制端、一输入端、以及一输出端。在图5中，开关T5是以N型晶体管来实施。对于开关T5而言,控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图5所示，晶体管T5的栅极接收输出信号R(N+2)，其漏极耦接输出节点OUT(N)，且其源极耦接低电压端41(VGL)。参阅图3与图5，在时间点33与时间点34之间的期间中，输出信号R(N+1)处于高电压电位VGH以导通晶体管T5，使得输出节点OUT(N)耦接低电压端41 (VGL)。
[0046]在图5的实施例中，第IO(N)个移位寄存单元IO(N)可更包括一电容器C2。如图6所示，电容器C2的一端接收时脉信号CLK，且其另一端耦接节点NI。时脉信号CLK2与时脉信号CLKl彼此互补。如此一来，当输出信号R(N)于时间点32后处于禁能状态时,时脉信号CLK2通过电容器C2耦接节点NI，以抑制具有高电压电位VGH的时脉信号CLKl所引起的脉波跳动。
[0047]图7是表不在每一移位寄存单兀中放电电路40的另一不范实施例。将以移位寄存单元IO(N)为例来说明。参阅图7，放电电路40包括两开关T5’、T6、T7、与T8a。开关T5’、T6、T7、与T8a的每一者都具有一控制端、一输入端、以及一输出端。在图7中，开关T5’、T6、Τ7、与T8a是以N型晶体管来实施。对于开关T5’、T6、T7、与T8a的每一者而言，控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图7所示，晶体管T5’的栅极耦接节点N2，其漏极耦接输出节点OUT (N)，且其源极耦接低电压端41 (VGL)。晶体管T6的栅极接收后续移位寄存单元所产生的输出信号。在此实施例中，晶体管T6的栅极接收来自第(N+1)个移位寄存单元10 (N+1)的输出信号R(N+1)。此外，晶体管T6的漏极耦接节点NI，且其源极耦接低电压端41 (VGL)。晶体管T7的栅极耦接节点NI，其漏极耦接节点N2，且其源极耦接低电压端41 (VGL)。晶体管TSa的栅极以及漏极耦接高电压端70，且其源极耦接节点N2。在此实施例中，高电压端70提供具有高电压电位VGH的电压。如此一来，晶体管TSa总是被导通。需注意，在图7的实施例中，晶体管T4的栅极是改为耦接节点N2，而不是如同图4的实施例般接收输出信号R(N+1)。参阅图3与图7，在时间点33至时间点34的期间中，输出信号R(N+1)处于高电压电位VGH以导通晶体管T6，且在节点NI上的传递信号S(N)的电压电位减小以关闭晶体管T7。此时，在节点N2上的电压电位通过导通的晶体管TSa并根据高电压电位VGH而处于高电位，以导通晶体管T4与T5’，因此，节点NI以及输出节点OUT(N)耦接低电压端41 (VGL)。如此一来，可抑制具有高电压电位VGH的时脉信号CLKl所引起的脉波跳动，且可避免由沟道漏电流所以起在输出端OUT(N)上的额外脉波。此外，根据晶体管T8a的连接架构，晶体管T8a的动作如同一个二极管。二极管TSa的阳极以及阴极分别耦接高电压电位VGH以及节点N2。二极管87a提供负临界值偏移给节点N2，使得当节点NI以及输出节点OUT(N)在时间点33之后通过晶体管T4与T5’而持续地耦接低电压端41 (VGL)时，能增加对高环境温度的容忍度。
[0048]图8表示在每一移位寄存单元中放电电路40的又一示范实施例。将以移位寄存单元IO(N)为例来说明。参阅图8，放电电路40包括两开关了5’、了6、了7、了8&’、与了813。开关丁5’36、与了7的连接架构与操作已叙述于图7的实施例中，因此省略相关说明。开关T8a’与T8b的每一者都具有一控制端、一输入端、以及一输出端。在图8的实施例中，开关T8a’与T8b是以N型晶体管来实施。对于开关T8a’与TSb的每一者而言，控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图8所示，晶体管T8a’的栅极以及漏极接收时脉信号CLK2，且其源极耦接节点N2。晶体管T8b的漏极耦接时脉信号CLK2，且其栅极以及源极耦接节点N2。根据晶体管T7a’与T8b的连接架构，晶体管T8a’与T8b的每一者的动作如同一个二极管。二极管T8a’与TSb并联耦接。详细来说，二极管T8a’的阳极以及阴极分别耦接二极管TSb的阴极以及阳极。注意到，在高电压电位VGH以及低电压电位VGL之间切换的时脉信号CLK2被提供至二极管T8a’的阳极以及二极管TSb的阴极。参阅图3与图8，在时间点33之后，当时脉信号CLK2处于高电压电位VGH时，二极管T8a’提供负临界值偏移给节点N2。在时间点33之后，当时脉信号CLK2处于低电压电位VGL时，二极管TSb的临界值则用来补偿由二极管T8a’所提供的负临界值偏移。
[0049]图9表示在每一移位寄存单元中放电电路40的一示范实施例。将以移位寄存单元IO(N)为例来说明。参阅图9，放电电路40包括开关T5’、T6、T7、T8a’、T8b、T9、与T10。开关T5’、T6、T7、T8a’、与T8b的连接架构与操作已叙述于图7与图8的实施例中，因此省略相关说明。开关T9与TlO的每一者都具有一控制端、一输入端、以及一输出端。在图9中，开关T9与TlO是以N型晶体管来实施。对于开关T9与TlO的每一者而言，控制端、输入端、以及输出端分别对应N型晶体管的栅极、漏极、以及源极。如图9所示，晶体管T9的栅极耦接晶体管T2的栅极，其漏极耦接节点N2，且其源极耦接低电压端41 (VGL)。晶体管TlO的栅极耦接晶体管T6的栅极，其源极接收时脉信号CLK2，且其源极耦接节点N2。根据晶体管T9与TlO的栅极的连接，晶体管T9的栅极接收来自第(N-1)个移位寄存单元IO(N-1)的输出信号R(N-1)，且晶体管TlO的栅极接收来自第(N+1)个移位寄存单元10(N+1)的输出信号R(N+1)。晶体管T9与TlO用来控制节点N2的电压电位以改变晶体管T4与T5’的状态，借此改善输出信号R(N)的转态速度。
[0050]图10表示根据本发明实施例的显示面板。如图10所示,显示面板100包括源极驱动器101、栅极驱动器102、显示阵列103、多个源极线104(1)?104(X)、以及多个栅极线105 (I)?105 (M)，其中X为正整数。栅极线105 (I)?105 (M)与源极线104 (I)?104 (X)交错。显示阵列103包括配置成一阵列的多个像素单元1030，且每一像素单元对应一组交错的源极线与栅极线。源极驱动器101耦接源极线104(1)?104 (X)，且用来通过源极线104(1)?104(X)提供数据信号至显示阵列103。栅极驱动器102耦接栅极线105(1)?105(M)。参阅图10，栅极驱动器102包括图1的移位寄存器I。移位寄存器I产生输出信号R(I)?R(M)，且输出信号R(I)?R(M)分别通过栅极线105(1)?105 (M)而提供至显示阵列103。在此实施例中，显示面板100为一液晶显示面板。
[0051]图11表示根据本发明实施例而使用上述揭露的显示面板100的显示装置。一般而言，显示装置11包括控制器110、图10所示的显示面板100等等。控制器110操作性地耦接显示面板100，且提供控制信号，例如时脉信号、起始信号、或影像数据等等，至显示面板 100。
[0052]图12表示根据本发明实施例而使用上述描述的显示装置11的电子装置。本发明的电子装置12可以是携带式装置,例如个人数字助理(personal digital assistant,PDA)、数码相机、显示监控器、笔记本电脑、台式电脑、移动电话等等类似装置。一般而言，电子装置12包括输入单元120、图11所示的显示装置11等等。此外，输入单元120操作性地耦接显示装置11，且提供输入信号(例如影像信号)至显示装置11。显示装置11的控制器110则根据这些输入信号来提供控制信号至显示面板100。
[0053]虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
【权利要求】
1.一种显不面板，包括: 多个源极线； 多个栅极线，与该多个源极线交错； 多个像素单元，配置形成一显示阵列，其中，每一该像素单元对应一组交错的源极线和漏极线； 一源极驱动器，耦接该多个源极线，用以通过该多个源极线提供多个数据信号至该显示阵列；以及 一栅极驱动器，耦接该多个栅极线并具有至少一移位寄存器，用以产生多个输出信号，且通过该多个栅极线将该多个输出信号提供至该显示阵列，其中，该移位寄存器包括: 多个移位寄存单元，该多个移位寄存单元依序串接，且每一该移位寄存单元由一第一时脉信号以于一输出节点上产生一输出信号； 其中，串接的该多个移位寄存单元所产生的该多个输出信号依序地被致能，且该多个移位寄存单元的每一者包括: 一第一开关，具有耦接一第一节点的控制端、接收该第一时脉信号的输入端、以及耦接该输出节点的输出端； 一第二开关，具有控制端、耦接该第二开关的控制端的输入端、以及耦接该第一节点的输出端； 一第三开关，具有耦接该第一节点的控制端、接收该第一时脉信号的输入端、以及输出端; 一第一电容器，耦接于该第三开关的输出端与该第一节点之间； 一第四开关，具有控制端、耦接该第一节点的输入端、以及耦接一低电压端的输出端；以及 一第二电容器，耦接于该输出节点与一接地端之间； 其中，对于该多个移位寄存单元中的一当前移位寄存单元而言，该第二开关的控制端接收由在该当前移位寄存单元先前的移位寄存单元所产生的输出信号。
2.如权利要求1所述的显示面板，其特征在于，对于该当前移位寄存单元而言，由该第二开关的控制端接收由前一个移位寄存单元所产生的输出信号，且该第四开关的控制端接收由后一个移位寄存单元所产生的输出信号。
3.如权利要求1所述的显示面板，其特征在于，该多个移位寄存单元的每一者还包括: 一放电电路，耦接该输出节点，用以将该第一节点至该低电压端； 一第三电容器，具有接收一第二时脉信号的一第一端以及稱接该第一节点的一第二端; 其中，该第二时脉信号与该第一时脉信号彼此互补。
4.如权利要求3所述的显示面板，其特征在于，对于该当前移位寄存单元而言，由该第二开关的控制端接收由前一个移位寄存单元所产生的输出信号，且该第四开关的控制端接收由后一个移位寄存单元所产生的输出信号。
5.如权利要求3所述的显示面板，其特征在于，该多个移位寄存单元的每一者的放电电路包括: 一第五开关，具有耦接该第四开关的控制端的控制端、耦接该输出节点的输入端、以及耦接该低电压端的输出端。
6.如权利要求5所述的显示面板，其特征在于，对于该当前移位寄存单元而言，由该第二开关的控制端接收由前一个移位寄存单元所产生的输出信号，且该第四开关的控制端接收由后一个移位寄存单元所产生的输出信号。
7.如权利要求3所述的显示面板，其特征在于，该多个移位寄存单元的每一者的放电电路包括: 一第五开关，具有耦接该第四开关的控制端于一第二节点的控制端、耦接该输出节点的输入端、以及耦接该低电压端的输出端； 一第六开关，具有控制端、耦接该第一节点的输入端、以及耦接该低电压端的输出端；一第七开关，具有耦接该第一节点的控制端、耦接该第二节点的输入端、以及耦接该低电压端的输出端；以及 一第八开关，具有耦接一高电压端的控制端、耦接该第八开关的控制端的输入端、耦接该第二节点的输出端； 其中，对于该当前移位寄存单元而言，该第六开关的栅极接收由在该当前移位寄存单元后续的移位寄存单元所产生的输出信号。
8.如权利要求7所述的显示面板，其特征在于，对于该当前移位寄存单元而言，由该第二开关的控制端接收由前一个移位寄存单元所产生的输出信号，且该第六开关的控制端接收由后一个移位寄存单元所产生的输出信号。
9.如权利要求3所述的显示面板，其特征在于，该多个移位寄存单元的每一者的放电电路包括: 一第五开关，具有耦接该第四开关`的控制端于一第二节点的控制端、耦接该输出节点的输入端、以及耦接该低电压端的输出端； 一第六开关，具有控制端、耦接该第一节点的输入端、以及耦接该低电压端的输出端；一第七开关，具有耦接该第一节点的控制端、耦接该第二节点的输入端、以及耦接该低电压端的输出端； 一第八开关，具有接收一第二时脉信号的控制端、耦接该第八开关的控制端的输入端、耦接该第二节点的输出端；以及 一第九开关，具有耦接该第二节点的控制端、接收该第二时脉信号的输入端、耦接该第九开关的控制端的输出端； 其中，对于该当前移位寄存单元而言，该第六开关的栅极接收由该当前移位寄存单元后续的移位寄存单元所产生的输出信号；以及 其中，该第二时脉信号与该第一时脉信号彼此互补，而该第二开关的控制端接收由前一个移位寄存单元所产生的输出信号，且该第六开关的控制端接收由后一个移位寄存单元所产生的输出信号。
10.如权利要求9所述的显示面板，其特征在于，该多个移位寄存单元的每一者的放电电路还包括: 一第十开关，具有耦接该第二开关的控制端的控制端、耦接该第二节点的输入端、以及耦接该低电压端的输出端；以及 一第十一开关，具有耦接该第六开关的控制端的控制端、接收该第二时脉信号的输入端、以及耦接该第二节点的输出端；其中，对于该当前移位寄存单元而言，由该第二开关的控制端接收由前一个移位寄存单元所产生的输出信 ，且该第六开关的控制端接收由后一个移位寄存单元所产生的输出信号。
【文档编号】G09G3/36GK103632644SQ201310369722
【公开日】2014年3月12日 申请日期:2013年8月22日 优先权日:2012年8月23日
【发明者】山下佳大朗 申请人:群康科技(深圳)有限公司, 群创光电股份有限公司