栅极驱动电路、栅极驱动方法和显示装置制造方法
【专利摘要】本发明提供了一种栅极驱动电路、栅极驱动方法和显示装置。所述栅极驱动电路包括多个级联的用于输出栅极驱动信号的移位寄存器单元，每一栅极驱动信号由每一移位寄存器单元的栅极驱动信号输出端输出，栅极驱动电路还包括：与移位寄存器单元连接的栅极驱动控制单元，用于控制将栅极驱动信号分时传送给N行像素电路，N为大于或等于2的正整数。本发明所述的栅极驱动电路、栅极驱动方法和显示装置采用多个级联的移位寄存器单元，并采用一移位寄存器单元即可以驱动至少两行像素电路，可以节省空间，从而使得高PPI的显示装置实现超窄边框。
【专利说明】栅极驱动电路、栅极驱动方法和显示装置
【技术领域】
[0001] 本发明涉及显示【技术领域】，尤其涉及一种栅极驱动电路、栅极驱动方法和显示装 置。
【背景技术】
[0002] 随着液晶显示面板的分辨率越来越高，PPI (Pixels per inch,每英寸所拥有的像 素数目）也越来越高，超窄边框是高PPI的液晶显示面板的硬性要求，因此目前的高PPI的 液晶显示面板都采用LTPS(Low Temperature Poly-silicon,低温多晶娃）技术。如何实 现采用a-Si (非晶硅）技术的高PPI的液晶显示面板的超窄边框是目前急需解决的问题。
【发明内容】
[0003] 本发明的主要目的在于提供一种栅极驱动电路、栅极驱动方法和显示装置，以使 得高PPI的显示装置实现超窄边框。
[0004] 为了达到上述目的，本发明提供了一种栅极驱动电路，包括多个级联的用于输出 栅极驱动信号的移位寄存器单元，每一所述栅极驱动信号由每一所述移位寄存器单元的栅 极驱动信号输出端输出，所述栅极驱动电路还包括 ：
[0005] 与所述移位寄存器单元连接的栅极驱动控制单元，用于控制将所述栅极驱动信号 分时传送给N行像素电路，N为大于或等于2的正整数。
[0006] 实施时，所述栅极驱动控制单元包括：
[0007] 分别连接于所述栅极驱动信号输出端和所述N行像素电路之间的N个控制开关；
[0008] 通过分别接入所述N个控制开关的开关信号，以控制将所述栅极驱动信号分时传 送给所述N行像素电路。
[0009] 实施时，所述栅极驱动控制单元包括N个控制晶体管，每一所述控制晶体管包括 栅极、第一极和第二极；
[0010] 第i控制晶体管，第一极接入所述栅极驱动信号，栅极接入第i开关信号，第二极 与第j行像素电路连接；
[0011] 第i+Ι控制晶体管，第一极接入所述栅极驱动信号，栅极接入第i+Ι开关信号，第 二极与第j+Ι行像素电路连接；
[0012] 其中，所述第i开关信号和所述第i+Ι开关信号是时钟信号，所述第i开关信号的 相位与所述第i+Ι开关信号的相位相差360/N度，且所述第i开关信号的时钟周期等于所 述驱动信号的有效时间，所述第i+Ι开关信号的时钟周期等于所述栅极驱动信号的有效时 间；
[0013] 所述N个控制晶体管在一个时钟周期内导通的时间之和等于所述栅极驱动信号 的有效时间；
[0014] i为正整数，且1彡i彡N-l, j为正整数，且1彡j彡M-1,M为所述像素电路的总 行数。
[0015] 实施时，所述栅极驱动控制单元包括：
[0016] 第一控制晶体管，第一极接入所述栅极驱动信号，栅极接入第一开关信号，第二极 与所述第j行像素电路连接；
[0017] 以及，第二控制晶体管，第一极接入所述栅极驱动信号，栅极接入第二开关信号， 第二极与所述第j+Ι行像素电路连接；
[0018] 所述第一开关信号和所述第二开关信号为时钟信号，所述第一开关信号与所述第 二开关信号反相，且所述第一开关信号的时钟周期和所述第二开关信号的时钟周期均等于 所述栅极驱动信号的有效时间；
[0019] 在一个时钟周期内，所述第一开关信号控制所述第一控制晶体管导通的时间和所 述第二开关信号控制所述第二控制晶体管导通的时间之和为所述栅极驱动信号的有效时 间。
[0020] 实施时，所述栅极驱动控制单元包括：
[0021] 第一控制晶体管，第一极接入所述栅极驱动信号，栅极接入第一开关信号，第二极 与第k行像素电路连接；
[0022] 第二控制晶体管，第一极接入所述栅极驱动信号，栅极接入第二开关信号，第二极 与所述第k+Ι行像素电路连接；
[0023] 以及，第三控制晶体管，第一极接入所述栅极驱动信号，栅极接入第三开关信号， 第二极与所述第k+2行像素电路连接；
[0024] 所述第一开关信号、所述第二开关信号和所述第三开关信号为时钟信号；
[0025] 所述第一开关信号的相位、所述第二开关信号的相位和所述第三开关信号的相位 依次相差120度；
[0026] 所述第一开关信号的时钟周期、所述第二开关信号的时钟周期和所述第三开关信 号的时钟周期均等于所述栅极驱动信号的有效时间；
[0027] 在一个时钟周期内，所述第一开关信号控制所述第一控制晶体管导通的时间、所 述第二开关信号控制所述第二控制晶体管导通的时间和所述第三开关信号控制所述第三 控制晶体管导通的时间之和为所述栅极驱动信号的有效时间；
[0028] k为正整数，且1彡k彡M-2。
[0029] 本发明还提供了一种栅极驱动方法，包括：
[0030] 栅极驱动电路包括的多个级联的移位寄存器单元分别通过各自的栅极驱动信号 输出端输出栅极驱动信号；
[0031] 当所述栅极驱动信号有效时，分别连接于该栅极驱动信号输出端与N行像素电路 之间的N个控制晶体管分时导通，以将所述栅极驱动信号分时传送给N行像素单元；
[0032] N为整数，N大于1并且N小于或等于M，Μ为像素电路包括的像素单元的行数。
[0033] 实施时，所述栅极驱动信号的有效时间为Τ ;
[0034] 当所述栅极驱动信号和控制第i控制晶体管的第i开关信号同时有效时，第i控 制晶体管导通，将所述栅极驱动信号传送给第j行像素单元，所述第i控制晶体管维持导通 T/N后截止，切断所述移位寄存器单元的栅极驱动信号输出端与第j行像素单元之间的通 路；
[0035] 当所述栅极驱动信号和控制第i+Ι控制晶体管的第i+Ι开关信号同时有效时，第 i+ι控制晶体管导通，将所述栅极驱动信号传送给第j+1行像素单元，所述第i+ι控制晶体 管维持导通T/N后截止，切断所述移位寄存器单元的栅极驱动信号输出端与第j+Ι像素单 元之间的通路；
[0036] 所述第i开关信号和所述第i + Ι开关信号是时钟信号，所述第i开关信号的相位 与所述第i+ι开关信号的相位相差360/N度，且所述第i开关信号的时钟周期和所述第i+1 开关信号的时钟周期均等于所述栅极驱动信号的有效时间；
[0037] 所述N个控制晶体管在一个时钟周期内导通的时间之和等于所述栅极驱动信号 的有效时间；
[0038] i为正整数，且1彡i彡N-l, j为正整数，且1彡j彡M-1,M为所述像素电路的总 行数。
[0039] 本发明还提供了一种显示装置，包括上述的栅极驱动电路。
[0040] 与现有技术相比，本发明所述的栅极驱动电路、栅极驱动方法和显示装置采用多 个级联的移位寄存器单元，并采用一移位寄存器单元即可以驱动至少两行像素电路，可以 节省空间，从而使得高PPI的显示装置实现超窄边框。
【专利附图】
【附图说明】
[0041] 图1是本发明实施例所述的栅极驱动电路的结构框图；
[0042] 图2是本发明实施例所述的栅极驱动电路的结构示意图；
[0043] 图3是本发明实施例所述的栅极驱动电路的电路图；
[0044] 图4是本发明该实施例所述的栅极驱动电路的工作时序图；
[0045] 图5是本发明另一实施例所述的栅极驱动电路的电路图；
[0046] 图6是本发明该实施例所述的栅极驱动电路的工作时序图。
【具体实施方式】
[0047] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0048] 本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性 相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极， 另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管或P型晶体 管。在本发明实施例提供的驱动电路中，所有晶体管均是以N型晶体管为例进行的说明，可 以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下 轻易想到的，因此也是在本发明的实施例保护范围内的。
[0049] 在本发明实施例提供的驱动电路中，所有晶体管均是以N型晶体管为例进行的说 明，其中，N型晶体管的第一极可以是源极，N型晶体管的第二极可以是漏极。可以想到的是 在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的， 因此也是在本发明的实施例保护范围内的。
[0050] 本发明实施例所述的栅极驱动电路，包括多个级联的用于输出栅极驱动信号的移 位寄存器单元，如图1所示，每一所述栅极驱动信号由所述移位寄存器单元11的栅极驱动 信号输出端OUTPUT输出，所述栅极驱动电路还包括：
[0051] 与所述移位寄存器单元11连接的栅极驱动控制单元12,用于控制将所述栅极驱 动信号分时传送给N行像素电路，N为大于或等于2的正整数。
[0052] 在图1中，N行像素电路为第一行像素电路131至第N行像素电路13N。
[0053] 本发明所述的栅极驱动电路包括多个级联的移位寄存器单元，并采用一移位寄存 器单元即可以驱动至少两行像素电路，可以节省空间，从而使得高PPI的显示装置实现超 窄边框。
[0054] 在具体实施时，所述栅极驱动控制单元包括：
[0055] 分别连接于所述栅极驱动信号输出端OUTPUT和所述N行像素电路之间的N个控 制开关；
[0056] 通过分别接入所述N个控制开关的开关信号，以控制将所述栅极驱动信号分时传 送给所述N行像素电路。
[0057] 如图2所示，在本发明实施例所述的栅极驱动电路中，所述移位寄存器单元包括：
[0058] 第一输出控制单元21，用于当第一节点Q1的电位为高电平时，控制栅极驱动信号 输出端OUTPUT输出第一时钟信号CLK ;
[0059] 第二输出控制单元22,用于当第二节点Q2的电位为高电平时，控制所述栅极驱动 信号的电位为第一低电平VGL ;所述栅极驱动信号由栅极信号输出端OUTPUT输出；
[0060] 第一节点控制单元23,用于当输入信号为高电平时控制所述第一节点Q1的电位 为高电平VDD，当所述第二节点Q2的电位为高电平时控制所述第一节点Q1的电位为第一低 电平VGL ;所述输入信号由输入端Input输入；
[0061] 第二节点控制单元24,用于当所述第一节点Q1的电位为高电平时控制所述第二 节点Q2的电位为第一低电平VGL，当第二时钟信号CLKB的电位为高电平时控制所述第二节 点Q2的电位为高电平；
[0062] 以及，复位单元25,用于当复位信号为高电平时控制所述第一节点Q1的电位为第 二低电平VSS，当所述第二时钟信号CLKB的电位为高电平时控制所述栅极驱动信号的电位 为低电平；所述复位信号由复位端RESET输入；
[0063] 所述栅极驱动信号由栅极驱动信号输出端OUTPUT输出；
[0064] 所述第一时钟信号CLK和所述第二时钟信号CLKB反相。
[0065] 具体，在如图2所示，本发明实施例所述的栅极驱动电路还包括起始单元26,用于 当起始信号STV为高电平时，控制所述第二节点Q2的电位为高电平，以在移位寄存器单元 工作之前对第二节点Q2和栅极驱动信号输出端OUTPUT进行复位，防止噪声的干扰。具体 地，所述起始单元26可以通过一如图5所示的晶体管实现。
[0066] 具体的，如图3所示，所述第一输出控制单元21，包括第一输出晶体管T21和存储 电容C ;
[0067] 所述第一输出晶体管T21，栅极与所述第一节点Q1连接，第一极与栅极驱动信号 输出端OUTPUT连接，第二极接入所述第一时钟信号CLK ;
[0068] 所述存储电容C，连接于所述第一节点Q1和所述栅极驱动信号输出端OUTPUT之 间；
[0069] 所述第二输出控制单元22,包括：第二输出晶体管T22,栅极与所述第二节点Q2连 接，第一极接入第一低电平VGL，第二极与所述栅极驱动信号输出端OUTPUT连接；
[0070] 所述复位单元25,包括第一复位晶体管T251和第二复位晶体管T252 ;
[0071] 所述第一复位晶体管T251，栅极接入所述复位信号，第一极接入第二低电平VSS， 第二极与所述第一节点Q1连接；
[0072] 所述第二复位晶体管T252,栅极接入所述第二时钟信号CLKB，第一极接入第一低 电平VGL，第二极与所述栅极驱动信号输出端OUTPUT连接。
[0073] 具体的，如图3所示，第一节点控制单元23包括：
[0074] 第一开关晶体管T231，栅极接入所述输入信号，第一极与所述第一节点Q1连接， 第二极接入高电平VDD ;
[0075] 以及，第二开关晶体管T232,栅极与所述第二节点Q2连接，第一极接入第一低电 平VGL，第二极与所述第一节点Q1连接；
[0076] 所述第二节点控制单元24包括：
[0077] 第三开关晶体管T243,第一极与第二节点控制端Q2_CN连接，栅极和第二极接入 所述第二时钟信号CLKB ;
[0078] 第四开关晶体管T244,栅极与所述第二节点控制端Q2_CN连接，第一极与所述第 二节点Q2连接，第二极接入所述第二时钟信号CLKB ;
[0079] 第五开关晶体管T245,栅极与所述第一节点Q1连接，第一极接入第一低电平VGL， 第二极与所述第二节点控制端Q2_CN连接；
[0080] 以及，第六开关晶体管T246,栅极与所述第一节点Q1连接，第一极接入第一低电 平VGL，第二极与所述第二节点Q2连接。
[0081] 优选的，所述栅极驱动控制单元包括N个控制晶体管，每一所述控制晶体管包括 栅极、第一极和第二极；
[0082] 第i控制晶体管，第一极接入所述栅极驱动信号，栅极接入第i开关信号，第二极 与第j行像素电路连接；
[0083] 第i + Ι控制晶体管，第一极接入所述栅极驱动信号，栅极接入第i + Ι开关信号，第 二极与第j + Ι行像素电路连接；
[0084] 其中，所述第i开关信号和所述第i + Ι开关信号是时钟信号，所述第i开关信号的 相位与所述第i+Ι开关信号的相位相差360/N度，且所述第i开关信号的时钟周期等于所 述栅极驱动信号的有效时间，所述第i+Ι开关信号的时钟周期等于所述栅极驱动信号的有 效时间；
[0085] 并且，N个控制晶体管在一个时钟周期内导通的时间之和等于所述栅极驱动信号 的有效时间；
[0086] i为正整数，且1彡i彡N-l, j为正整数，且1彡j彡M-1,M为所述像素电路的总 行数。
[0087] 具体的，所述栅极驱动控制单元包括：
[0088] 第一控制晶体管，第一极接入所述栅极驱动信号，栅极接入第一开关信号，第二极 与所述第j行像素电路连接；
[0089] 以及，第二控制晶体管，第一极接入所述栅极驱动信号，栅极接入第二开关信号， 第二极与所述第j+1行像素电路连接；
[0090] 所述第一开关信号和所述第二开关信号为时钟信号，所述第一开关信号与所 述第二开关信号反相，且所述第一开关信号的时钟周期等于所述栅极驱动信号的有效 时间，所述第二开关信号的时钟周期等于所述栅极驱动信号的有效时间，j为正整数，且 1彡j彡M-l, Μ为所述像素电路的总行数。
[0091] 具体的，所述栅极驱动控制单元包括：
[0092] 第一控制晶体管，第一极接入所述栅极驱动信号，栅极接入第一开关信号，第二极 与第k行像素电路连接；
[0093] 第二控制晶体管，第一极接入所述栅极驱动信号，栅极接入第二开关信号，第二极 与所述第k+Ι行像素电路连接；
[0094]以及，第三控制晶体管，第一极接入所述栅极驱动信号，栅极接入第三开关信号， 第二极与所述第k+2行像素电路连接；
[0095] 所述第一开关信号、所述第二开关信号和所述第三开关信号为时钟信号；
[0096] 所述第一开关信号的相位、所述第二开关信号的相位和所述第三开关信号的相位 依次相差120度；
[0097] 所述第一开关信号的时钟周期等于所述栅极驱动信号的有效时间，所述第二开关 信号的时钟周期等于所述栅极驱动信号的有效时间，所述第三开关信号的时钟周期等于所 述栅极驱动信号的有效时间；
[0098] 并且，在一个时钟周期内，第一开关信号控制第一控制晶体管导通的时间、第二开 关信号控制第二控制晶体管导通的时间和第三开关信号控制第三控制晶体管导通的时间 之和为所述栅极驱动信号的有效时间；
[0099] k为正整数，且1彡k彡M-2。
[0100] 如图3所示，所述栅极驱动控制单元12包括：
[0101] 第一控制晶体管T121，栅极接入第一开关信号SWITCH1，第一极与所述栅极驱动 信号输出端OUTPUT连接，第二极与第一行像素电路的栅极驱动信号输入端Gatel连接；
[0102] 第二控制晶体管T122,栅极接入第二开关信号SWITCH2,第一极与第二行像素电 路的栅极驱动信号输入端Gate2连接，第二极与所述栅极驱动信号输出端OUTPUT连接；
[0103] 所述第一开关信号SWITCH1和所述第二开关信号SWITCH2为时钟信号，所述第一 开关信号SWITCH1和所述第二开关信号SWITCH2反相，且所述第一开关信号SWITCH1的时 钟周期等于所述栅极驱动信号的有效时间，所述第二开关信号SWITCH2的时钟周期等于所 述栅极驱动信号的有效时间，从而使得传送至第一行像素电路的栅极驱动信号维持有效的 时间和传送至第二行像素电路的栅极驱动信号维持有效的时间之和与所述栅极驱动信号 输出端OUTPUT输出的栅极驱动信号的有效时间相等。
[0104] 由于本发明实施例采用的是N型晶体管，所以第一节点Q1也可以被称作上拉节 点，第二节点Q2也可以被称作下拉节点，第二节点控制端Q2_CN也可以被称作下拉节点控 制端；
[0105] 在如图3所述的栅极驱动电路工作时，Input输出高电平时，T231开启对Q1充电， 当CLK为高电平时，T21导通OUTPUT输出CLK，同时C的自举作用将Q1点电位进一步拉高； 之后复位信号将T251打开，CLKB将T252打开，对Q1和OUTPUT放电。
[0106] 为了对应双向扫描，本发明设置了高电平VDD和第二低电平VSS两个信号，在正向 扫描和反向扫描的时侯这两个电平互换，同时为保证正向扫描和反向扫描的一致性，本发 明将第一控制晶体管T231和第一复位晶体管T251的尺寸设计为相同大小。
[0107] 在如图3所示的实施例中，本发明中增加了第一控制晶体管T121和第二控制 晶体管T122,来达到一个栅极驱动电路对应2行像素电路的设计的目的，如图4所示，当 SWITCH1为高电平时本发明实施例所述的栅极驱动电路输出栅极驱动信号至Gatel，第一 行像素电路正常工作，当SWITCH2为高电平时，本发明实施例所述的栅极驱动电路输出栅 极驱动信号至Gate2,第二行像素电路正常工作。当然，第一控制晶体管和第二控制晶体管 也可以控制非相邻行像素电路工作。
[0108] 在图4中，0UTPUT1为第一级栅极驱动电路的栅极驱动信号输出端，0UTPUT2为第 二级栅极驱动电路的栅极驱动信号输出端，0UTPUT1输出的栅极驱动信号提供至Gatel和 Gate2, 0UTPUT2输出的栅极驱动信号提供至第三行像素电路的栅极驱动信号输入端Gate3 和第四行像素电路的栅极驱动信号输入端Gate4,在如图3的实施例中，N = 2, Μ = 4。
[0109] 图5是本发明另一实施例所述的栅极驱动电路的电路图，与图3所示的实施例相 t匕，图5所示的栅极驱动电路的实施例采用一个栅极驱动电路对应三行像素电路，使得边 框可以进一步窄化。与图3相比，在图5中增加了包含于栅极驱动控制单元的第三控制晶 体管T123,栅极接入第三开关信号SWITCH3,第一极与所述栅极驱动信号输出端OUTPUT连 接，第二极与第三行像素电路的栅极驱动信号输入端Gate3连接；
[0110] 在图5中，所述第一开关信号SWITCH1、所述第二开关信号SWITCH2和所述第三开 关信号SWITCH3都为时钟信号；
[0111] 所述第一开关信号SWITCH1的相位、所述第二开关信号SWITCH2的相位和所述第 三开关信号SWITCH3的相位依次相差120度；
[0112] 所述第一开关信号SWITCH1的时钟周期等于所述栅极驱动信号的有效时间，所述 第二开关信号SWITCH2的时钟周期等于所述栅极驱动信号的有效时间，所述第三开关信号 的时钟周期等于所述栅极驱动信号的有效时间；
[0113] 并且，在一个时钟周期内，第一开关信号SWITCH1控制第一控制晶体管导通的时 间、第二开关信号SWITCH2控制第二控制晶体管导通的时间和第三开关信号SWITCH3控制 第三控制晶体管导通的时间之和为所述栅极驱动信号的有效时间。
[0114] 图6是如图5所述的栅极驱动电路的工作时序图。在图6中，0UTPUT1为第一级 栅极驱动电路的栅极驱动信号输出端，0UTPUT2为第二级栅极驱动电路的栅极驱动信号输 出端，0UTPUT3为第三级栅极驱动电路的栅极驱动信号输出端，0UTPUT1输出的栅极驱动信 号提供至Gatel、Gate2和Gate3,0UTPUT2输出的栅极驱动信号提供至第四行像素电路的栅 极驱动信号输入端Gate4、第五行像素电路的栅极驱动信号输入端Gate5和第六行像素电 路的栅极驱动信号输入端Gate6 ;0UTPUT3输出的栅极驱动信号提供至第七行像素电路的 栅极驱动信号输入端Gate7、第八行像素电路的栅极驱动信号输入端GateS和第九行像素 电路的栅极驱动信号输入端Gate9 ;在如图5所示的实施例中，N = 3, Μ = 9。
[0115] 本发明还提供了一种栅极驱动方法，用于驱动上述的栅极驱动电路，所述栅极驱 动电路包括的多个级联的移位寄存器单元分别通过各自的栅极驱动信号输出端输出栅极 驱动信号；
[0116] 当所述栅极驱动信号有效时，分别连接于该栅极驱动信号输出端与N行像素电路 之间的N个控制晶体管分时导通，以将所述栅极驱动信号分时传送给N行像素单元；
[0117] N为整数，N大于1并且N小于或等于M，Μ为像素电路包括的像素单元的行数。
[0118] 根据一种【具体实施方式】，Ν = 2,连接于一所述移位寄存器单元的栅极驱动信号输 出端与第j行像素电路之间的为第一控制晶体管，连接于该栅极驱动信号输出端与第j+1 行像素电路之间的为第二控制晶体管；
[0119] 当所述栅极驱动信号有效时，所述第一控制晶体管和所述第二控制晶体管分时导 通，已将该栅极驱动信号分时传送给第j行像素电路和第j+Ι行像素电路；
[0120] j为正整数，且1彡j彡M-l, Μ为所述像素电路的总行数。
[0121] 根据一种【具体实施方式】，连接于一所述移位寄存器单元的栅极驱动信号输出端与 第k行像素电路之间的为第一控制晶体管，连接于该栅极驱动信号输出端与第k+Ι行像素 电路之间的为第二控制晶体管，连接于该栅极驱动信号输出端与第k+2行像素电路之间的 为第三控制晶体管；
[0122] 当所述栅极驱动信号有效时，所述第一控制晶体管、所述第二控制晶体管和所述 第三控制晶体管分时导通，已将该栅极驱动信号分时传送给第k行像素电路、第k+Ι行像素 电路和第k+2行像素电路；
[0123] k为正整数，且1彡k彡M-2, Μ为像素电路包括的像素单元的行数。
[0124] 具体的，所述栅极驱动信号的有效时间为Τ ;
[0125] 当所述栅极驱动信号和控制第i控制晶体管的第i开关信号同时有效时，第i控 制晶体管导通，将所述栅极驱动信号传送给第j行像素单元，所述第i控制晶体管维持导通 T/N后截止，切断所述移位寄存器单元的栅极驱动信号输出端与第j行像素单元之间的通 路；
[0126] 当所述栅极驱动信号和控制第i+Ι控制晶体管的第i+Ι开关信号同时有效时，第 i+ι控制晶体管导通，将所述栅极驱动信号传送给第j+Ι行像素单元，所述第i+ι控制晶体 管维持导通T/N后截止，切断所述移位寄存器单元的栅极驱动信号输出端与第j+Ι像素单 元之间的通路；
[0127] 所述第i开关信号和所述第i+Ι开关信号是时钟信号，所述第i开关信号的相位 与所述第i+ι开关信号的相位相差360/N度，且所述第i开关信号的时钟周期和所述第i+1 开关信号的时钟周期等于所述栅极驱动信号的有效时间；
[0128] 并且，N个控制晶体管在一个时钟周期内导通的时间之和等于所述栅极驱动信号 的有效时间；
[0129] i为正整数，且1彡i彡N-l, j为正整数，且1彡j彡M-1,M为所述像素电路的总 行数。
[0130] 本发明提供了一种显示装置，包括上述的栅极驱动电路。所述显示装置可以包括 液晶显示装置，例如液晶面板、液晶电视、手机、液晶显示器。除了液晶显示装置外，所述显 示装置还可以包括有机发光显示器或者其他类型的显示装置，比如电子阅读器等。该移位 寄存器可以作为显示装置的扫描电路或者栅极驱动电路等，以提供逐行扫描功能，将扫描 信号送至显示区域。
[0131] 以上所述是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员 来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也 应视为本发明的保护范围。
【权利要求】
1. 一种栅极驱动电路，包括多个级联的用于输出栅极驱动信号的移位寄存器单元，每 一所述栅极驱动信号由每一所述移位寄存器单元的栅极驱动信号输出端输出，其特征在 于，所述栅极驱动电路还包括： 与所述移位寄存器单元连接的栅极驱动控制单元，用于控制将所述栅极驱动信号分时 传送给N行像素电路，N为大于或等于2的正整数。
2. 如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动控制单元包括： 分别连接于所述栅极驱动信号输出端和所述N行像素电路之间的N个控制开关； 通过分别接入所述N个控制开关的开关信号，以控制将所述栅极驱动信号分时传送给 所述N行像素电路。
3. 如权利要求2所述的栅极驱动电路，其特征在于，所述栅极驱动控制单元包括N个控 制晶体管，每一所述控制晶体管包括栅极、第一极和第二极； 第i控制晶体管，第一极接入所述栅极驱动信号，栅极接入第i开关信号，第二极与第 j行像素电路连接； 第i+Ι控制晶体管，第一极接入所述栅极驱动信号，栅极接入第i+Ι开关信号，第二极 与第j+Ι行像素电路连接； 其中，所述第i开关信号和所述第i+Ι开关信号是时钟信号，所述第i开关信号的相位 与所述第i+Ι开关信号的相位相差360/N度，且所述第i开关信号的时钟周期等于所述驱 动信号的有效时间，所述第i+Ι开关信号的时钟周期等于所述栅极驱动信号的有效时间； 所述N个控制晶体管在一个时钟周期内导通的时间之和等于所述栅极驱动信号的有 效时间； i为正整数，且1彡i彡N-l, j为正整数，且1彡j彡M-1,M为所述像素电路的总行数。
4. 如权利要求3所述的栅极驱动电路，其特征在于，所述栅极驱动控制单元包括： 第一控制晶体管，第一极接入所述栅极驱动信号，栅极接入第一开关信号，第二极与所 述第j行像素电路连接； 以及，第二控制晶体管，第一极接入所述栅极驱动信号，栅极接入第二开关信号，第二 极与所述第j+Ι行像素电路连接； 所述第一开关信号和所述第二开关信号为时钟信号，所述第一开关信号与所述第二开 关信号反相，且所述第一开关信号的时钟周期和所述第二开关信号的时钟周期均等于所述 栅极驱动信号的有效时间； 在一个时钟周期内，所述第一开关信号控制所述第一控制晶体管导通的时间和所述第 二开关信号控制所述第二控制晶体管导通的时间之和为所述栅极驱动信号的有效时间。
5. 如权利要求3所述的栅极驱动电路，其特征在于，所述栅极驱动控制单元包括： 第一控制晶体管，第一极接入所述栅极驱动信号，栅极接入第一开关信号，第二极与第 k行像素电路连接； 第二控制晶体管，第一极接入所述栅极驱动信号，栅极接入第二开关信号，第二极与所 述第k+Ι行像素电路连接； 以及，第三控制晶体管，第一极接入所述栅极驱动信号，栅极接入第三开关信号，第二 极与所述第k+2行像素电路连接； 所述第一开关信号、所述第二开关信号和所述第三开关信号为时钟信号； 所述第一开关信号的相位、所述第二开关信号的相位和所述第三开关信号的相位依次 相差120度； 所述第一开关信号的时钟周期、所述第二开关信号的时钟周期和所述第三开关信号的 时钟周期均等于所述栅极驱动信号的有效时间； 在一个时钟周期内，所述第一开关信号控制所述第一控制晶体管导通的时间、所述第 二开关信号控制所述第二控制晶体管导通的时间和所述第三开关信号控制所述第三控制 晶体管导通的时间之和为所述栅极驱动信号的有效时间； k为正整数，且1彡k彡M-2。
6. -种栅极驱动方法，其特征在于，包括： 栅极驱动电路包括的多个级联的移位寄存器单元分别通过各自的栅极驱动信号输出 端输出栅极驱动信号； 当所述栅极驱动信号有效时，分别连接于该栅极驱动信号输出端与N行像素电路之间 的N个控制晶体管分时导通，以将所述栅极驱动信号分时传送给N行像素单元； N为整数，N大于1并且N小于或等于M，Μ为像素电路包括的像素单元的行数。
7. 如权利要求6所述的栅极驱动方法，其特征在于，所述栅极驱动信号的有效时间为 Τ ； 当所述栅极驱动信号和控制第i控制晶体管的第i开关信号同时有效时，第i控制晶 体管导通，将所述栅极驱动信号传送给第j行像素单元，所述第i控制晶体管维持导通T/N 后截止，切断所述移位寄存器单元的栅极驱动信号输出端与第j行像素单元之间的通路； 当所述栅极驱动信号和控制第i+Ι控制晶体管的第i+Ι开关信号同时有效时，第i+1 控制晶体管导通，将所述栅极驱动信号传送给第j+1行像素单元，所述第i+1控制晶体管维 持导通T/N后截止，切断所述移位寄存器单元的栅极驱动信号输出端与第j+Ι像素单元之 间的通路； 所述第i开关信号和所述第i+Ι开关信号是时钟信号，所述第i开关信号的相位与所 述第i+Ι开关信号的相位相差360/N度，且所述第i开关信号的时钟周期和所述第i+Ι开 关信号的时钟周期均等于所述栅极驱动信号的有效时间； 所述N个控制晶体管在一个时钟周期内导通的时间之和等于所述栅极驱动信号的有 效时间； i为正整数，且1彡i彡N-l, j为正整数，且1彡j彡M-1,M为所述像素电路的总行数。
8. -种显示装置，其特征在于，包括如权利要求1至5中任一权利要求所述的栅极驱动 电路。
【文档编号】G09G3/36GK104157248SQ201410193283
【公开日】2014年11月19日 申请日期:2014年5月8日 优先权日:2014年5月8日
【发明者】王世君 申请人:京东方科技集团股份有限公司, 北京京东方光电科技有限公司