选通驱动电路和使用该选通驱动电路的显示装置的制作方法

本发明涉及选通驱动电路和使用该选通驱动电路的显示装置。

背景技术：

显示装置包括将数据信号馈送到像素阵列上的数据线的数据驱动电路、将选通脉冲(或扫描脉冲)依次馈送到像素阵列上的选通线(或扫描线)的选通驱动电路(或扫描驱动电路)以及控制数据驱动电路和选通驱动电路的定时控制器。

每个像素可以包括薄膜晶体管tft，tft响应于选通脉冲将数据线的电压馈送到像素电极。选通脉冲在选通高电压vgh和选通低电压vgl之间摆动。选通高电压vgh被设定为高于像素tft的阈值电压，并且选通低电压vgl被设定为低于像素tft的阈值电压。

已经使用用于将选通驱动电路与像素阵列一起嵌入在显示面板中的技术。嵌入在显示面板中的选通驱动电路此后被称为面板中选通(gip)电路。gip电路包括移位寄存器。移位寄存器包括作为级联连接的多个级。这些级响应于起始脉冲对q节点充电，在接收到移位时钟时产生输出，并向下一级发送进位信号作为起始脉冲。

移位寄存器的这些级各自包括用于对选通线充电的q节点、用于对选通线放电的qb节点以及连接到q节点和qb节点的开关电路。开关电路响应于起始脉冲或者上一级的输出对q节点充电，并且响应于来自下一级的进位信号或复位脉冲对q节点放电。

开关电路包括mosfet(金属氧化物半导体场效应晶体管)晶体管。这些晶体管的器件特性由于dc栅极偏置应力而劣化。

图1是示出由于晶体管上的dc栅极偏置应力引起的晶体管的阈值电压偏移的示例的图。在图1中，vgs(v)表示mosfet的栅-源电压，ids(a)表示mosfet的漏-源电流。

施加到晶体管的栅极的dc电压越高并且dc电压施加时间越长，dc栅极偏置应力越大。随着温度的升高，dc栅极偏置应力变得严重。当图1中的vgs(其是正向电压)被持续施加到晶体管的栅极时，晶体管的阈值电压vth由于图1中的正向栅极偏置应力而被向上偏移至更高的电压，由此减少导通电流。由于dc栅极偏置应力引起的阈值电压偏移与室温相比在高温处尤其更大，因此对高温环境中产品的可靠性具有更不利的影响。这里，所施加的温度根据产品的应用而不同，因此，可以根据应用以不同的方式定义高温环境中的温度。

技术实现要素：

gip电路包括多个开关元件，并且其晶体管被制造成大尺寸，以便减小上拉晶体管和下拉晶体管上的dc栅极偏置应力的影响。晶体管的较大的沟道尺寸导致晶体管的较大的沟道容量，因此导致较大的电流量，并且这使得晶体管的输出对阈值电压的偏移较不敏感。因此，在现有技术中，减小gip电路中的上拉晶体管和下拉晶体管的尺寸相当困难，这使得难以在显示装置上实现窄边框。

本发明的示例性实施方式提供了一种选通驱动电路，该选通驱动电路包括：第一级，该第一级通过当在通过第一起始端子接收到第一进位信号时对第一q节点进行充电时增加第一输出端子处的电压并且当对第一qb节点进行充电时降低第一输出端子处的电压，来通过第一输出端子输出第一选通脉冲；以及第二级，该第二级通过当在通过第二起始端子接收到第一进位信号时对第二q节点进行充电时增加第二输出端子和第三输出端子处的电压并且当对第二qb节点进行充电时降低第二输出端子和第三输出端子处的电压，来通过第二输出端子输出第二选通脉冲并通过第三输出端子输出第二进位信号以发送到下两级。

第一起始端子和第二起始端子经由进位共享节点连接在一起，并且第一qb节点和第二qb节点经由qb共享节点连接在一起。被馈送有第一选通脉冲和第二选通脉冲的选通线上的电压包括第一区段和第二区段，在第一区段中，电压从第二选通低电压上升到选通高电压，在第二区段中，电压保持为第一选通低电压。第一选通低电压高于第二选通低电压并且低于选通高电压。

选通驱动电路还包括：作为级联连接到第一级和第二级的多个虚拟级；连接到多个虚拟级中的至少一个虚拟级的q节点的第一监测晶体管；以及连接到多个虚拟级中的至少一个虚拟级的qb节点的第二监测晶体管。

用于对第一q节点和第二q节点充电的第一电压根据来自第一监测晶体管的劣化感测结果而变化，并且用于对第一qb节点和第二qb节点充电的第二电压根据来自第二监测晶体管的劣化感测结果而变化。

第一级包括：第一上拉晶体管，其通过响应于第一q节点处的电压对第一输出端子充电来上拉第一选通脉冲的电压；第一下拉晶体管，其通过响应于第一qb节点处的电压将第一输出端子向下放电至第一选通低电压来下拉第一选通脉冲的电压；第一晶体管，其响应于第一进位信号，利用第一电压对第一q节点充电；第二晶体管，其响应于第三进位信号，将第一q节点放电为第二选通低电压；第三晶体管，其响应于第一qb节点处的电压，对第一q节点进行放电；第四晶体管，其利用第二电压对第一qb节点和第二qb节点充电；以及第五晶体管，其响应于第一q节点处的电压，对第一qb节点和第二qb节点进行放电。在第一进位信号之后且在第三进位信号之前生成第二进位信号。

第二级包括：第二上拉晶体管，其通过响应于第二q节点处的电压对第二输出端子充电来上拉第二选通脉冲的电压；第二下拉晶体管，其通过响应于第二qb节点处的电压将第二输出端子向下放电至第一选通低电压来下拉第二选通脉冲的电压；第三上拉晶体管，其通过响应于第二q节点处的电压对第三输出端子充电来上拉第二进位信号的电压；第三下拉晶体管，其通过响应于第二qb节点处的电压将第三输出端子向下放电至第二选通低电压来下拉第二进位信号的电压；第六晶体管，其响应于第一进位信号，利用vdd1电压对第二q节点充电；第七晶体管，其响应于第三进位信号，将第二q节点处的电压拉低至第二选通低电压；第八晶体管，其响应于第二qb节点处的电压，对第二q节点进行放电；以及第九晶体管，其响应于第三输出端子处的电压，对第二qb节点进行放电。

选通驱动电路还包括：第一比较器，该第一比较器感测通过第一监测晶体管的电流的变化；以及第二比较器，该第二比较器感测通过第二监测晶体管的电流的变化。通过第一监测晶体管的电流的变化通过电阻器被转换成第一监测电压并被输入到第一比较器的第一输入端子。通过第二监测晶体管的电流的变化通过电阻器被转换成第二监测电压并被输入到第二比较器的第一输入端子。给定的基准电压被馈送到第一比较器和第二比较器的第二输入端子。

第一比较器通过放大第一监测电压和基准电压之间的差值来改变第一电压。第二比较器通过放大第二监测电压和基准电压之间的差值来改变第二电压。

本发明的另一示例性实施方式提供了一种通过使用选通驱动电路来将选通脉冲馈送到显示面板上的选通线的显示装置。

附图说明

附图被包括以提供对本发明的进一步理解，并且被并入本说明书并构成本说明书的一部分，附图例示了本发明的实施方式，并且与说明书一起用来解释本发明的原理。附图中：

图1是示出由于晶体管上的dc栅极偏置应力引起的晶体管的阈值电压的正向偏移的示例的图；

图2是示意性地示出根据本发明的示例性实施方式的显示装置的框图；

图3是示出根据本发明的gip电路的框图；

图4是示出显示面板内的监测晶体管的图；

图5是示意性地示出gip电路中的选通输出级的框图；

图6是详细示出图5的选通输出级电路的电路图；

图7和图8是示出gip电路的操作的波形图；

图9是详细示出监测晶体管和比较器的电路图；

图10是示出电压选择器的图，每个电压选择器被放置在监测晶体管和比较器之间；

图11是示出来自gip电路的输出电压的波形图；

图12是示出图11所示的第一区段中的pbts的图；以及

图13是示出图11所示的第二区段中的nbts的图。

具体实施方式

通过参照优选实施方式的以下详细描述和附图可以更容易地理解本公开的优点和特征以及实现本发明的方法。然而，本发明可以按照许多不同的形式具体实现，并且不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开将是透彻的和完整的并且将向本领域技术人员充分传达本发明的概念，并且本发明将仅由所附权利要求书限定。

附图中所示用于描述本发明的示例性实施方式的形状、尺寸、百分比、角度、数量等仅是示例，而不限于附图中所示的那些。在整个说明书中，相似的附图标记表示相似的元件。在描述本发明时，将省略对相关公知技术的详细描述以避免不必要地模糊本发明。当使用术语“包括”、“具有”、“由...构成”等时，只要未使用术语“仅”则可添加其它部件。除非明确说明，否则单数形式可以被解释为复数形式。

即使未明确说明，元件也可被解释为包括误差容限。

当使用术语“上”、“在…上方”、“在…下方”、“在…旁边”等来描述两个部件之间的位置关系时，只要未使用术语“紧接地”或“直接地”，则可以在这两个部件之间放置一个或更多个部件。

将理解的是，尽管术语第一、第二等可以用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。因此，在不脱离本发明的技术精神的情况下，下面讨论的第一元件可以被称为第二元件。

本发明的各种示例性实施方式的特征可以部分地或全部地彼此组合，并且可以在技术上以各种方式相互作用或一起工作。示例性实施方式可以独立地或彼此结合地执行。

现在将详细参照本发明的实施方式，其示例在附图中示出。在整个附图中将尽可能地使用相同的附图标记来指代相同或相似的部件。如果对已知技术的详细描述可能误导本发明的实施方式，则将省略对已知技术的详细描述。

本发明的显示装置可以实现为诸如液晶显示器(lcd)或有机发光显示器(oled)的平板显示器。尽管通过将液晶显示器作为平板显示器的示例来描述以下实施方式，但本发明不限于此。例如，本发明的选通驱动电路可应用于需要选通驱动电路的任何显示装置。

在本发明的选通驱动电路中，开关元件可以实现为n型或p型mosfet(金属氧化物半导体场效应晶体管)晶体管。应当注意，尽管以下示例性实施方式示例了n型晶体管，但是本发明不限于此。晶体管是具有栅极、源极和漏极的三电极器件。源极是向晶体管提供载流子的电极。晶体管中的载流子从源极流出。漏极是载流子离开晶体管的电极。也就是说，mosfet中的载流子从源极流至漏极。在n型mosfet(nmos)的情况下，载流子是电子，因此源极电压低于漏极电压，以使得电子从源极流至漏极。在n型mosfet中，由于电子从源极流至漏极，电流从漏极流至源极。在p型mosfet(pmos)的情况下，载流子是空穴，因此源极电压高于漏极电压，以使得空穴从源极流至漏极。在p型mosfet中，由于空穴从源极流至漏极，电流从源极流向漏极。应当注意，mosfet的源极和漏极的位置不是固定的。例如，mosfet的源极和漏极可根据施加的电压互换。在实施方式的以下描述中，源极和漏极将被称为第一电极和第二电极。在以下描述中，应当注意，本发明不受晶体管的源极和漏极的限制。

构成本发明的选通驱动电路的晶体管可以被实现为以下各项中的一个或更多个：包括氧化物半导体的晶体管、包括非晶硅(a-si)的晶体管和包括低温多晶硅(ltps)的晶体管。

参照图2至图4，根据本发明的示例性实施方式的显示装置包括显示面板pnl和用于将输入图像的数据写入显示面板pnl上的像素阵列的显示面板驱动电路。

显示面板pnl包括数据线12、与数据线12交叉的选通线14、以及布置在由数据线12和选通线14限定的矩阵中的像素的像素阵列。在像素阵列上显示输入图像。

像素阵列中的像素可以包括红色(r)、绿色(g)和蓝色(b)子像素以产生颜色。像素还可以包括rgb子像素以外的白色(w)子像素。

显示面板pnl上的像素阵列可以被划分为tft阵列和滤色器阵列。tft阵列可以形成在显示面板pnl的下基板上。tft阵列包括形成在数据线12和选通线14的交叉处的tft(薄膜晶体管)、利用数据电压充电的像素电极以及连接到像素电极并保持数据电压的存储电容器cst，以便显示输入图像。

滤色器阵列可以形成在显示面板pnl的上基板或下基板上。滤色器阵列包括黑底、滤色器等。在cot(tft上滤色器)或toc(滤色器上tft)模型中，滤色器可以放置在tft阵列上，或者tft可以放置在滤色器阵列上。

使用内嵌式(in-cell)触摸传感器的触摸屏可以在显示面板pnl上实现。内嵌式触摸传感器被嵌入在显示面板pnl的像素阵列中。外嵌式(on-celltype)触摸传感器或外挂式(add-ontype)触摸传感器可以放置在显示面板pnl上。触摸传感器可以实现为电容式触摸传感器，例如互电容传感器或自电容传感器。

显示面板驱动电路包括数据驱动器sic和选通驱动电路，并将输入图像的数据写入到显示面板pnl上的像素。

数据驱动器sic包括一个或更多个源驱动ic。如图4所示，源驱动ic可以安装在作为柔性电路基板的cof(膜上芯片)上，并且显示面板pnl可以连接到pcb(印刷电路板)。源驱动icsic可以通过cog(玻璃上芯片)工艺直接结合到显示面板pnl的基板上。

数据驱动器sic将从定时控制器tcon接收的输入图像的数字视频数据转换为伽马补偿电压以输出数据电压。从数据驱动器sic输出的数据电压被馈送到数据线12。复用器(未示出)可以放置在数据驱动器sic和数据线12之间。复用器在时序控制器tcon的控制下将从数据驱动器sic输入的数据电压分发至数据线12。在1对2复用器的情况下，复用器将通过数据驱动器sic的一个输出通道输入的数据电压以时分方式馈送至两个数据线。因此，通过使用1对2复用器，源驱动icsic的通道数可以减少到1/2。

选通驱动电路包括直接安装在显示面板pnl的tft阵列基板上的gip电路18a和18b以及放置在定时控制器tcon和gip电路18a和18b之间的电平移位器ls。

gip电路18a和18b包括移位寄存器。gip电路18a和18b可以在像素阵列外部形成在显示面板pnl的一个或两个周界处的边框bz上。电平移位器ls将选通定时控制信号的电压摆动增加到选通高电压vgh和选通低电压vgl，并将选通定时控制信号输出到gip电路18a和18b。

gip电路18a和18b与移位时钟clk同步地使选通脉冲移位，并且将选通脉冲依次馈送到选通线14。选通脉冲在选通高电压vgh和选通低电压vgl之间摆动。选通高电压vgh高于放置在像素阵列中的tft的阈值电压。选通低电压vgl低于放置在像素阵列中的tft的阈值电压。像素阵列中的tft响应于选通脉冲的选通高电压vgh而导通，并将来自数据线12的数据电压馈送到像素电极。

gip电路18a和18b中的移位寄存器包括作为级联连接并在移位时钟clk的定时处使它们的输出移位的级。每一级响应于q节点电压向选通线14输出选通脉冲，并且将进位信号发送到另一级。选通脉冲和进位信号可以是通过一个输出端子输出的相同信号或通过不同的输出端子分离的信号。

响应于来自上一级的起始脉冲或进位信号，每一级的q节点被充电，并对上拉晶体管的栅极进行预充电。当在q节点处于预充电状态时输入移位时钟clk时，q节点通过上拉晶体管的栅极和漏极之间的寄生电容自举。当q节点处的电压通过自举而上升时，上拉晶体管导通以将输出端子处的电压上升到选通高电压vgh。此时，选通脉冲的电压上升。选通脉冲被馈送到选通线14，以同时导通写入有数据电压的线上的tft。每一级的qb节点使上拉晶体管导通，以对该级的输出端子进行放电。

如图3所示，gip电路18a和18b包括输出选通脉冲的选通输出级st(2)和st(4)...st(n)以及不输出选通脉冲的虚拟级dum。选通输出级st(2)和st(4)...st(n)连接到选通线14，并且将选通脉冲依次馈送到选通线14。在gip电路18a和18b放置在显示面板pnl的两个相对周界处的情况下，第一gip电路18a中的选通输出级st(2)和st(4)...st(n)依次输出偶数编号的选通脉冲vgout(2)、vgout(4)、...vgout(n)，如图3所示。第二gip电路18b(未示出)中的选通输出级可以依次输出奇数编号的选通脉冲。另选地，gip电路18a和18b可以将选通脉冲同时施加到选通线14的两侧。因此，应当注意，gip电路18a和18b不限于图3所示的内容。

虚拟级dum未连接到选通线14。虚拟级dum不输出选通脉冲而仅输出进位信号。虚拟级dum作为级联连接到选通输出级st(2)和st(4)...st(n)，并且具有与级st(2)和st(4)...st(n)基本相同的电路配置。

来自上部虚拟级dum的进位信号被施加到选通级st(2)和st(4)的起始端子(或vst端子)，并且控制级st(2)和st(4)的q节点预充电定时。来自下部虚拟级dum的进位信号被施加到选通级st(n-2)和st(n)的复位端子(或vnext端子)，并且控制级st(n-2)和st(n)的q节点预充电定时。

定时控制器tcon向数据驱动器sic发送从主机系统(未示出)接收的输入图像的数字视频数据。定时控制器tcon与输入图像数据同步地接收诸如垂直同步信号vsync、水平同步信号hsync、数据使能信号de和主时钟mclk的定时信号，并且输出用于控制数据驱动器sic的操作定时的数据定时控制信号和用于控制gip电路18a和18b的操作定时的选通定时控制信号。

选通定时控制信号包括起始脉冲gsp、移位时钟clk和输出使能信号goe。可以省略输出使能信号goe。起始脉冲vst被输入到移位寄存器中的第一虚拟级的vst端子中，并且控制作为在1帧期间生成的第一个选通脉冲的第一选通脉冲的输出定时。移位时钟clk控制来自各级的选通脉冲的输出定时，以控制选通脉冲的移位定时。

主机系统可以实现为以下各项中的任何一个：电视系统、机顶盒、导航系统、dvd播放器、蓝光播放器、个人计算机pc、家庭影院系统和电话系统。主机系统将输入图像的数字视频数据转换成适于在显示面板pnl上显示的格式。主机系统将定时信号vsync、hsync、de和mclk与输入图像的数字视频数据一起发送到定时控制器tcon。主机系统执行与来自触摸感测电路(未示出)的触摸输入的坐标信息关联的应用程序。

如图4所示，根据本发明的示例性实施方式的显示装置包括在显示面板pnl上形成的一个或更多个监测晶体管tm以及通过将监测晶体管tm的电压与给定的基准电压进行比较来生成高电位电压vdd1和vdd2的比较器com。

如图4所示，四个监测晶体管tm可以分布在显示面板pnl上，但是本发明不限于此。

监测晶体管tm可以如图9所示连接到虚拟级dum中的至少一个的q节点和qb节点，但是本发明不限于此。监测晶体管tm可以连接到选通脉冲输出级的q节点和/或qb节点。

监测晶体管tm响应于q节点和/或qb节点处的电压而导通，并将监测电压vm馈送到比较器comp。如图4所示，监测晶体管tm可以经由显示面板pnl、cof的虚拟通道线和穿过pcb的线连接到比较器comp。如图9所示，监测晶体管tm可以包括连接到q节点的第一监测晶体管tm_q和连接到qb节点的第二监测晶体管tm_qb。

比较器comp将来自监测晶体管tm的监测电压vcom与基准电压vr进行比较，并且将差值放大以输出高电位电压vdd1和vdd2。第一高电位电压vdd1和第二高电位电压vdd2被生成为与选通高电压vgh相同的电压电平。第一高电位电压vdd1是用于对q节点q充电的电压。第二高电位电压vdd2是用于对qb节点qb充电的电压。

如图4所示，比较器comp可以与定时控制器tcon和电平移位器ls一起放置在pcb上。比较器comp放大监测电压vm和基准电压vr之间的差值，并且与该差值成比例地调节第一高电位电压vdd1和第二高电位电压vdd2。因此，通过比较器comp，第一高电位电压vdd1和第二高电位电压vdd2被生成为与监测电压vm和基准电压vr之间的差值成比例地变化的电压。

第一高电位电压vdd1和第二高电位电压vdd2与连接到q节点和qb节点的上拉/下拉晶体管的阈值电压中的偏移成比例地增加。这些变化的第一高电位电压vdd1和第二高电位电压vdd2可以降低连接到q节点和qb节点的晶体管的阈值电压中的偏移，并且减小晶体管的尺寸，由此允许减小边框尺寸。

图5是示意性地示出gip电路中的选通输出级的框图。图6是详细示出图5的选通输出级电路的电路图。图7和图8是示出gip电路的操作的波形图。

参照图5至图8，根据本发明的gip电路包括共享进位共享节点15和qb共享节点16的相邻的选通输出级st(n)和st(n+2)。进位共享节点15连接到相邻的选通输出级st(n)和st(n+2)的vst端子。qb共享节点16连接相邻的选通输出级st(n)和st(n+2)的qb节点qb1和qb2。

相邻的选通输出级st(n)和st(n+2)是响应于相同的进位信号同时对其q节点进行充电并且响应于顺序时钟clk(n)和clk(n+2)依次生成输出的级。来自这些级的输出被划分为要施加到选通线14的选通脉冲vgout(n)和vgout(n+2)以及要发送到另一级的第二进位信号car(n+2)。

相邻的选通输出级st(n)和st(n+2)被示出为第n级st(n)和第(n+2)级st(n+2)(n是大于0的正整数)，如图5和6的示例中所示，但不限于此。在gip电路设置在显示面板pnl的一侧的情况下，相邻的选通输出级可以是第n级和第(n+1)级。下面，将第n级st(n)称为第一级，将第(n+2)级st(n+2)称为第二级。

当第一q节点q1处的电压被充电时，第一级st(n)增加第一输出端子21处的电压，并且当第一qb节点qb1处的电压被充电时，第一级st(n)降低第一输出端子21处的电压。因此，第一级st(n)通过第一输出端子21输出第一选通脉冲。第一选通脉冲被馈送到显示面板pnl1上的第一选通线。第一级st(n)不输出进位信号。在通过第一级st(n)的第一起始端子接收到起始脉冲或从上一级接收到第一进位信号car(n-2)时，第一q节点q1处的电压被充电。

当第二q节点q2处的电压被充电时，第二级st(n+2)增加第二输出端子22和第三输出端子23处的电压，并且当第二qb节点qb2处的电压被充电时，第二级st(n+2)降低第二输出端子22和第三输出端子23处的电压。因此，第二级st(n+2)通过第二输出端子22输出第二选通脉冲，并且同时通过第三输出端子23输出第二进位信号car(n+2)以发送到下两级。当通过第二级st(n+2)的第二起始端子输入第一进位信号car(n-2)时，第二q节点q2处的电压被充电。第二选通脉冲被馈送到显示面板pnl1上的第二选通线。因此，在本发明的gip电路中，奇数编号的级st(n-4)和st(n)仅输出选通脉冲，偶数编号的级st(n-2)和st(n+2)输出选通脉冲和进位信号二者。

第一级st(n)和第二级st(n+2)的vst端子通过进位共享节点15连接在一起。因此，第一级st(n)和第二级st(n+2)的q节点q1和q2在接收到第一进位信号car(n-2)时同时被充电。

第一级st(n)和第二级st(n+2)的qb节点qb1和qb2同时被充电和放电，因为它们通过qb共享节点16连接在一起。

第一级st(n)包括响应于第一q节点q1处的电压对连接到第一选通线的第一输出端子21充电以使得第一选通脉冲vgout(n)上升的第一上拉晶体管t61、响应于第一qb节点qb1处的电压将第一输出端子向下放电至vgl1以使得第一选通脉冲vgout(n)下降的第一下拉晶体管t71、响应于第一进位信号car(n-2)利用vdd1电压对第一q节点q1充电的第一晶体管t1、响应于第三进位信号car(n+6)将第一q节点q1向下放电至vgl2的第二晶体管t3n、响应于第一qb节点qb1处的电压对第一q节点q1进行放电的第三晶体管t3、利用vdd2电压对第一qb节点qb1和第二qb节点qb2充电的第四晶体管t4以及响应于第一q节点q1处的电压对qb节点qb1和qb2进行放电的第五晶体管t5q。

第一级st(n)通过进位共享节点15和qb共享节点16连接到第二级st(n+2)。进位共享节点15发送进位信号car(n-2)到两个相邻的级st(n)和st(n+2)。qb共享节点16连接两个相邻的级st(n)和st(n+2)的qb节点qb1和qb2。因此，本发明可以减少gip电路18a和18b中的进位共享节点的数量以及用于对qb节点qb1和qb2充电的晶体管和线的数量。结果，本发明可以减小gip电路的尺寸，因此将显示装置上的边框的尺寸减少该量。

第二级st(n+2)不需要用于对第二qb节点qb2充电的晶体管，因为它与第一级st(n)共享qb节点。第二级st(n+2)输出用作接下来的级的起始脉冲的第二进位信号car(n+2)。

第二级st(n+2)包括响应于第二q节点q2处的电压对连接到第二选通线的第二输出端子22进行充电以使得第二选通脉冲vgout(n+2)上升的第二上拉晶体管t62、响应于第二qb节点qb2处的电压将第二输出端子向下放电至vgl1以使得第二选通脉冲vgout(n+2)下降的第二下拉晶体管t72、响应于第二q节点q2处的电压对第三输出端子23充电以使得第二进位信号car(n+2)上升的第三上拉晶体管t6c、响应于第二qb节点qb2处的电压将第三输出端子23向下放电至vgl2以使得第二进位信号car(n+2)下降的第三下拉晶体管t7c、响应于第一进位信号car(n-2)利用vdd1电压对第二q节点q2充电的第六晶体管t1、响应于第三进位信号car(n+6)将第二q节点q2向下放电至vgl2的第七晶体管t3n、响应于第二qb节点qb2处的电压对第二q节点q2进行放电的第八晶体管t3以及响应于第三输出端子23处的电压对第二qb节点qb2进行放电的第九晶体管t5i。

第一进位信号car(n-2)可以从上一级(例如，在第一级st(n)之前产生输出的第(n-2)级st(n-2))输出，但不限于此。第三进位信号car(n+6)可以从后一级(例如，在第二级st(n+2)之后产生输出的第(n+6)级st(n+6))输出，但不限于此。从第二级st(n+2)输出的第二进位信号car(n+2)是在第一进位信号car(n-2)之后并且在第三进位信号car(n+6)之前生成的。第三输出端子23通过进位共享节点15连接到下两级的vst端子。因此，第二进位信号car(n+2)被同时施加到下两级的vst端子。

vdd1和vdd2各自可以被生成为处于选通高电压vgh或以上。vdd1是用于对q节点q1和q2进行充电的电压。vdd2是用于对qb节点qb1和qb2充电的电压。vgl1和vgl2是具有不同电压电平的选通低电压。vgl1被设定为高于vgl2并低于vgh。vgl1将上拉晶体管t61和t62的源极电压增加至高于其选通电压的电平，以使得负偏置应力被施加到晶体管，由此减少由于正向应力引起的晶体管的劣化。因此，本发明可以减小晶体管的尺寸，因为可以通过经由负应力补偿晶体管上的正向应力来减小晶体管上的应力。结果，本发明允许减小显示装置上的边框的尺寸。

构成gip电路中的级的晶体管t1、t3、t3n、t4、t5q、t5i、t61、t62、t6c、t71、t72和t7c以及监测晶体管tm可以被实现为相同类型的mosfet。这些晶体管可以被实现为nmos或pmos，但不限于此。晶体管t1、t3、t3n、t4、t5q、t5i、t61、t62、t6c、t71、t72、t7c和tm可以是pmos晶体管。这些晶体管可以被实现为具有氧化物半导体沟道的nmos晶体管。

下面，将基于晶体管之间的连接来详细描述第一级st(n)和第二级st(n+2)的电路配置。

当在第一q节点q1被充电为vdd1电压的同时通过第一clk端子输入第一移位时钟clk(n)时，第一上拉晶体管t61将第一输出端子21向上充电至第一移位时钟clk(n)的vgh电压。第一q节点q1由于vdd1电压而被向上充电至vgh电压，并且当生成第一移位时钟clk(n)时，第一q节点q1通过第一上拉晶体管t61的栅极和第一电极之间的寄生电容而自举，并且其电压上升到2vgh，由此导通第一上拉晶体管t61。当第一输出端子21被第一上拉晶体管t61充电时，第一选通脉冲然后被馈送到第一选通线14。第一上拉晶体管t61包括连接到第一q节点q1的栅极、连接到第一clk端子的第一电极和连接到第一输出端子21的第二电极。

第一下拉晶体管t71响应于第一qb节点qb1处的电压而将第一输出端子21向下放电至vgl1。第一下拉晶体管t71包括连接到第一qb节点qb1的栅极、连接到第一输出端子21的第一电极和连接到vgl1端子的第二电极。

第一晶体管t1和第六晶体管t1各自通过响应于起始脉冲或第一进位信号car(n-2)向q节点施加vdd1而对q节点q1或q2进行预充电。随着利用通过第一晶体管t1施加的电压对q节点q1或q2充电，q节点q1或q2处的电压升高到vgh电压。第一晶体管t1和第六晶体管t1各自包括连接到vst端子的栅极、连接到vdd1端子的第一电极和连接到q节点q1或q2的第二电极。

第二晶体管t3n和第七晶体管t3n各自通过响应于第三进位信号car(n+6)将q节点q1或q2连接到vgl2端子来将q节点q1或q2向下放电至vgl2。第二晶体管t3n和第七晶体管t3n各自包括输入有第三进位信号car(n+6)的栅极、连接到q节点q1或q2的第一电极以及连接到vgl2端子的第二电极。

第三晶体管t3和第八晶体管t3各自响应于qb节点qb1或qb2处的电压将q节点q1或q2向下放电至vgl2。第三晶体管t3和第八晶体管t3各自包括连接到qb节点qb1或qb2的栅极、连接到q节点q1或q2的第一电极以及连接到vgl2端子的第二电极。

第四晶体管t4用作二极管，并将vdd2馈送到qb节点qb1和qb2。第四晶体管t4的栅极和第一电极连接到vdd2端子。第四晶体管t4的第二电极连接到qb节点qb1和qb2。

第一级st(n)的第五晶体管t5q通过响应于第一q节点q1处的电压将qb节点qb1和qb2连接到vgl2端子来对qb节点qb1和qb2进行放电。第五晶体管t5q包括连接到第一q节点q1的栅极、连接到qb节点qb1和qb2的第一电极以及连接到vgl2端子的第二电极。

当在第二q节点q2被充电为vdd1电压的同时通过第二clk端子输入第二移位时钟clk(n+2)时，第二上拉晶体管t62将第二输出端子22向上充电至第二移位时钟clk(n+2)的vgh电压。第二q节点q2由于vdd1电压而被向上充电至vgh电压，并且当生成第二移位时钟clk(n+2)时，第二q节点q2通过第二上拉晶体管t62的栅极和第一电极之间的寄生电容而自举，并且其电压上升到2vgh，由此导通第二上拉晶体管t62。当第二输出端子22被第二上拉晶体管t62充电时，第二选通脉冲然后被馈送到第二选通线14。第二上拉晶体管t62包括连接到第二q节点q2的栅极、连接到第二clk端子的第一电极和连接到第二输出端子22的第二电极。

第二下拉晶体管t72响应于第二qb节点qb2处的电压而将第二输出端子22向下放电至vgl1。第二下拉晶体管t72包括连接到第二qb节点qb2的栅极、连接到第二输出端子22的第一电极和连接到vgl1端子的第二电极。

当在第二q节点q2被充电为vdd1电压的同时通过第二clk端子输入第二移位时钟clk(n+2)时，第三上拉晶体管t6c将第三输出端子23向上充电至第二移位时钟clk(n+2)的vgh电压。第二q节点q2由于vdd1电压而被向上充电至vgh电压，并且当生成第二移位时钟clk(n+2)时，第二q节点q2通过第三上拉晶体管t6c的栅极和第一电极之间的寄生电容而自举，并且其电压上升到2vgh，由此导通第三上拉晶体管t6c。当第三输出端子23由第三上拉晶体管t6c充电时，生成第二进位信号car(n+2)，由此对接下来的级st(n+4)和st(n+6)进行充电。第三上拉晶体管t6c包括连接到第二q节点q2的栅极、连接到第二clk端子的第一电极和连接到第三输出端子23的第二电极。

第三下拉晶体管t7c响应于第二qb节点qb2处的电压而将第三输出端子23向下放电至vgl2。第三下拉晶体管t7c包括连接到第二qb节点qb2的栅极、连接到第三输出端子23的第一电极和连接到vgl2端子的第二电极。

第九晶体管t5i通过响应于第三输出端子23处的电压将qb节点qb1和qb2连接到vgl2端子来对qb节点qb1和qb2充电。第九晶体管t5i包括连接到第三输出端子23的栅极、连接到qb节点qb1和qb2的第一电极以及连接到vgl2端子的第二电极。

移位时钟clk(n)和clk(n+2)可以在vgh和vgl2之间摆动。对于vgh＝20v，vgl1＝-5v，vgl2＝-10v，来自gip电路18a和18b的输入和输出波形如图8所示。当q节点q1和q2被充电为处于vgh或以上时，通过第一输出端子21和第二输出端子22输出的选通电压vgout(n)和vgout(n+2)保持在vgl1，而qb节点qb1和qb2被充电为处于vgh电压。然后，选通电压vgout(n)和vgout(n+2)由于移位时钟clk(n)和clk(n+2)的vgl2(-10v)而下降到vgl2，然后上升到选通脉冲的vgh(20v)。相反，通过第三输出端子23输出的进位信号car(n-2)、car(n+2)和car(n+6)在qb节点qb1和qb2被充电为处于vgh或以上时保持在vgl2(-10v)，并且在第二节点q2通过第二移位时钟clk(n+2)自举时上升至vgh电压。

图9是详细示出监测晶体管和比较器的电路图。图10是示出电压选择器的图，其中各个电压选择器放置在监测晶体管和比较器之间。

参照图9和图10，监测晶体管tm包括连接到gip电路18a和18b中的q节点的第一监测晶体管tm_q以及连接到gip电路18a和18b中的qb节点的第二监测晶体管tm_qb。监测晶体管tm_qb可以连接到虚拟级dum的q节点和qb节点，但不限于此。虚拟级dum的输出电压vout作为进位信号的电压被发送到另一级。

第一监测晶体管tm_q是具有与上拉晶体管tup基本相同的结构的晶体管，并且包括连接到与上拉晶体管tup的栅极连接的q节点的栅极。如果上拉晶体管tup由于栅极偏置应力而劣化，则共享同一q节点的第一监测晶体管tm_q也受到上拉晶体管tup所受到的应力的影响，并且因此劣化到与上拉晶体管tup的劣化程度相同的程度。因此，第一监测晶体管tm_q可用于检测上拉晶体管tup的劣化。

第二监测晶体管tm_qb是具有与下拉晶体管tdn基本相同的结构的晶体管，并且包括连接到与下拉晶体管tdn的栅极连接的qb节点的栅极。如果下拉晶体管tdn由于栅极偏置应力而劣化，则共享同一qb节点的第二监测晶体管tm_qb也受到下拉晶体管tdn所受到的应力的影响，并因此劣化到与下拉晶体管tdn的劣化程度相同的程度。因此，第二监测晶体管tm_qb可用于检测下拉晶体管tdn的劣化。

比较器comp包括通过检测第一监测晶体管tm_q的劣化来改变vdd1的第一比较器31和通过检测第二监测晶体管tm_qb的劣化来改变vdd2的第二比较器32。

第一比较器31和第二比较器32具有基本相同的电路配置，并且以基本上相同的原理进行操作。将参照第二比较器32来描述比较器32的操作。

比较器31和32包括放大两个输入信号之间的差值的运算放大器op-amp。

基准电压vr被施加到运算放大器op-amp的非反相输入端子(+)。第二监测晶体管tm_qb的第一电极连接到运算放大器op-amp的反相输入端子(-)。监测电压vm从监测晶体管tm_q和tm_qb施加到运算放大器op-amp的反相输入端子(-)。反馈电容器cfb连接在运算放大器op-amp的反相输入端子(-)和输出端子之间。初始设定电压vset通过电阻器rset施加到运算放大器op-amp的反相输入端子(-)。运算放大器op-amp放大两个输入信号之间的差值以输出vdd(vdd1和vdd2)。监测电压vm与基准电压vr之间的差值越大，从运算放大器op-amp输出的vdd(vdd1和vdd2)的电压电平越高。因此，如果vm随着监测晶体管tm_q和tm_qb的阈值电压由于栅极偏置应力引起的偏移而降低，则运算放大器op-amp增加vdd(vdd1和vdd2)，直到vm和vr变为相等。

比较器31和32根据vdd(vdd1和vdd2)的初始低电压来检测监测晶体管tm_q和tm_qb的劣化。为此，可以将vr设定为-11v，并将v1设定为-10v，但不限于此。初始设定电压vset可以被设定为-15v，但不限于此。电压vset、vr和v1以使得它们不会在比较器31和32的初始操作中引起故障并且可以在使用环境中应对gip电路18a和18b的劣化的方式被设定，从而根据vdd(vdd1和vdd2)的初始低电压来检测监测晶体管tm_q和tm_qb的劣化。这些电压vset、vr和v1被实验性地确定，因为它们可以根据显示装置的模型或驱动特性而变化。

比较器31和32通过基于通过晶体管tm_q和tm_qb的电流相对于监测晶体管tm_q和tm_qb的初始导通电流ion的降低来感测劣化程度来将vdd(vdd1和vdd2)从vset增加。由于监测晶体管tm_q和tm_qb由于栅极偏置应力而劣化，电流ion降低，并且此电流降低通过电阻器rset被转换成电压vm，被输入到运算放大器op-amp，并且与基准电压vref进行比较。运算放大器op-amp增加vdd(vdd1和vdd2)，直到vm变得等于vref。此上调的vdd(vdd1和vdd2)增加了q节点和qb节点处的电压，由此增加了监测晶体管tm_q和tm_qb的栅极电压并减小了沟道电阻，从而导致vm的上升。通过运算放大器op-amp，vdd(vdd1和vdd2)上升，直到vm变得等于vref。

如图4所示，多个监测晶体管tm可以放置在显示面板pnl内。比较器31和32可以在从监测晶体管tm中的任何一个接收到vm时调节vdd(vdd1和vdd2)，或者可以在从多个监测晶体管tm接收到vm时调节vdd(vdd1或vdd2)，如图10所示。

在本发明中，可以通过根据晶体管tm_q和tm_qb的劣化程度调节用于对q节点和qb节点充电的电压vdd1和vdd2来补偿gip电路18a和18b中的上拉晶体管和下拉晶体管上的应力。因此，本发明可以减小上拉晶体管和下拉晶体管的尺寸，从而允许减小显示装置上的边框的尺寸。

参照图10，根据本发明的显示装置包括放置在多个第一监测晶体管tm_q1至tm_q4与第一比较器31之间的第一选择器41和放置在多个第二监测晶体管tm_qb1至tm_qb4与第二比较器32之间的第二选择器42。

第一选择器41选择来自第一监测晶体管tm_q1至tm_q4的vm1_q至vm4_q的和或者这些电压中变化最大的电压，并将其馈送到第一比较器31。变化最大的电压是电压vm1_q到vm4_q当中显示出最大变化的电压。第二选择器42选择来自第二监测晶体管tm_qb1至tm_qb4的vm1_qb至vm4_qb的和或者这些电压中变化最大的电压，并将其馈送到第二比较器32。为此，第一选择器41和第二选择器42各自包括将接收到的vmvm1_q至vm4_q以及vm1_qb至vm4_qb转换为数字数据的adc(模数转换器)、将从adc接收的数据相加并选择数据之和或者变化最大的电压的数据的逻辑部件、以及将从逻辑部件输出的数据转换为模拟电压vm的dac(数模转换器)。图9中的rset可以根据由电压选择器41选择的电压而变化。

图11至图13是示出通过使用vgl1和vgl2来补偿晶体管上的应力的方法的图。图11是示出来自gip电路的输出电压的波形图。图12是示出图11所示的第一区段sec1中的pbts的图。图13是示出图11所示的第二区段sec2中的nbts的图。

参照图11至图13，从gip电路18a和18b输出的选通脉冲的波形可以被划分为第一区段sec1和第二区段sec2。第一区段sec1是各个选通脉冲从vgl2(-10v)上升到vgh(20v)的区段。第二区段sec2是在选通脉冲之后选通线14的电压保持在vgl1的区段。

在帧速率为60hz的1帧(持续时间约16.67ms)中，区段1的长度为约62μs，区段2的长度为约16.6ms。

区段1具有正偏置应力pbts，因为如图12所示，晶体管t6的栅极电压高于源极电压。相反，区段2具有负偏置应力nbts，因为如图13所示，晶体管t6的栅极电压低于源极电压。pbts(正偏置温度应力)和nbts(负偏置温度应力)是用于确定晶体管的劣化的指示符。pbts和nbts表示将温度相关的应力加速因素纳入考虑的晶体管上的栅极偏置应力。

本发明可以通过由区段2中的nbts补偿区段1中的pbts来减小晶体管t6的尺寸，并且因此减小显示装置上的边框的尺寸。

如上所述，本发明可以简化电路配置，因为gip电路中的两个相邻级共享qb节点和进位信号，并通过使用不同电压电平的第一选通低电压和第二选通低电压的负向应力来补偿上拉晶体管和下拉晶体管上的正向应力。此外，本发明可以通过基于感测晶体管的劣化的结果来改变用于对q节点和qb节点充电的电压，从而减小连接到gip电路中的q节点和qb节点的上拉晶体管和下拉晶体管的尺寸。因此，本发明可以通过减小gip电路的尺寸来实现显示装置上的窄边框。

虽然已经参照其多个例示性实施方式描述了实施方式，但是应当理解，本领域技术人员可以设计出将落入本公开的原理的范围内的许多其它修改和实施方式。更具体地，在本公开、附图和所附权利要求的范围内，可以对主题的组合布置中的组件部件和/或布置进行各种变更和修改。除了组件部件和/或布置的变更和修改之外，另选用途对于本领域技术人员来说也是显而易见的。

本申请要求2016年9月30日提交的韩国专利申请no.10-2016-0127118的优先权权益，针对所有目的，通过引用将其并入本文，如同在此充分阐述一样。