用于响应显示数据而驱动显示面板的装置和方法与流程

交叉引用

本申请要求2016年10月21日提交的日本专利申请no.2016-206881的优先权，通过引用将其公开结合到本文中。

本公开涉及显示驱动器、显示设备和驱动显示面板的方法。

背景技术：

在当前许多实施方案中，与将要在显示面板上显示的图像对应的显示数据被传送给显示驱动器，其驱动显示面板(例如液晶显示面板和oled(有机发光二极管显示器)面板)。显示数据指定每个像素的灰度级水平，以及响应显示数据而驱动显示面板的各像素的像素电路。

在噪声被施加到用于传送显示数据的信号线时，在向显示驱动器发送显示数据时可能会发生显示数据的丢失。例如，图1是时序图，示出当利用基于mipidsi的串行接口，在显示设备中的通道#i上发送显示数据时的操作。

当噪声出现于通道#i时，显示驱动器无法接收显示数据的数据分组，并且显示数据的丢失在显示驱动器中发生。具体来说，当持续出现高压噪声时，与一系列像素对应的显示数据丢失，并且在显示图像中引起显示伪像。图2示出持续出现高压噪声并且引起显示数据丢失时显示屏幕的一示例。显示图像伪像不是合乎需要的，并且因此存在技术上的需要来抑制因显示数据的接收失败而带来的显示图像的显示伪像。

技术实现要素：

在一个实施例中，驱动显示面板的显示驱动器包括：检错电路，配置成对显示面板的每个水平线的第一显示数据执行检错；以及显示数据传递电路，配置成接收所述第一显示数据和输出第二数据。在一个实施例中，当检错电路在第一水平线的第一显示数据中检测到数据差错时，显示数据传递电路配置为输出第一水平线的第二显示数据，其中，所述第二显示数据基于不同于第一水平线的水平线的第一显示数据。

在另一实施例中，显示设备包括：显示面板；以及显示驱动器，配置成驱动所述显示面板。所述显示驱动器可包括：检错电路，配置成对每个水平线的第一显示数据执行检错；显示数据传递电路，配置成接收所述第一显示数据和输出第二数据。第二显示数据可用于第一水平线并且基于不同于第一水平线的水平线的第一显示数据而被输出。此外，当检错电路在第一水平线上的第一显示数据中检测到数据差错时，可输出第二显示数据。

在另一实施例中，驱动面板的方法包括：对每个水平线的第一显示数据执行检错；根据检错的结果输出第二显示数据；以及基于第二显示数据驱动显示面板。输出第二显示数据包括：当检错电路在第一水平线上的第一显示数据中检测到数据差错时，基于不同于第一水平线的水平线的第一显示数据输出第一水平线的第二显示数据。

附图说明

图1是时序图，示出当显示数据在使用基于mipidsi的串行接口的显示系统中的通道#i上传送时的操作示例。

图2示出显示数据的传输失败时的显示屏幕的一示例。

图3是示出根据一个或多个实施例的显示设备的配置的示意框图。

图4是示出根据一个或多个实施例的显示驱动器ic的配置的框图。

图5示出根据一个或多个实施例的从主机到显示驱动器ic的通信的情况下的数据流的格式。

图6示出根据一个或多个实施例的当传送显示数据时的分组的格式。

图7是示出根据一个或多个实施例的从系统接口电路向源驱动器电路传递显示数据的电路组的配置的框图。

图8示出根据一个或多个实施例的读地址计算电路的配置的一示例。

图9是示出根据一个或多个实施例的显示数据传递操作的一示例的框图。

图10是示出根据一个或多个实施例的显示数据传递电路的配置的框图。

图11是示出根据一个或多个实施例的显示数据传递电路的配置的框图。

具体实施方式

下面将参照附图来描述实施例。在以下描述中，相同或对应组件通过相同或对应参考标号来表示。

图3是示意示出一实施例中的显示设备10的配置的框图。显示设备10包括显示面板1和显示驱动器ic2。显示设备10配置成从主机3接收显示数据和控制数据，并且按照所接收的显示数据和控制数据在显示面板1上显示图像。例如，作为显示面板1，能够使用液晶显示面板和oled显示面板。

显示面板1包括显示区4和栅驱动器电路5。多个栅线6、多个源线7和多个像素8设置在显示区4中。像素8按照矩阵来设置。每个像素8设置在对应栅线6和对应源线7相交的位置，并且具有像素电路。在一个实施例中，当显示面板1是液晶显示面板时，像素电路可包含选择晶体管、像素电极和像素电容。在另一实施例中，当显示面板1是oled显示面板时，像素电路可包含选择晶体管、驱动晶体管、像素电容和有机二极管装置。

在以下描述中，与一个相同栅线6所连接的像素8被称作“水平线”。也就是说，像素8设置在显示面板1上，以配置多个水平线。

栅驱动器电路5被配置为响应从显示驱动器ic2所接收的控制信号而驱动栅线6。在一个实施例中，一对栅驱动器电路5设置在显示区4的两侧。栅驱动器电路5通过使用cog(玻璃上电路)技术来集成在显示面板1上。

显示驱动器ic2按照从主机3所接收的显示数据和控制数据来驱动显示面板1的源线7。此外，显示驱动器ic2通过向栅驱动器电路5提供栅控制信号来控制栅驱动器电路5。

图4是示出根据一个或多个实施例的显示驱动器ic2的配置的框图。在一个实施例中，显示驱动器ic2与主机3之间的通信通过基于mipidsi的串行接口来执行。更具体来说，在一个或多个实施例中，显示驱动器ic2和主机3通过时钟通道和四个数据通道来连接。通道#0-#3。时钟通道可用来从主机3向显示驱动器ic2提供差分时钟信号，以及通道#0-#3用来从主机3向显示驱动器ic2传送差分数据信号。注意，待使用通道的数量可以是可选地，并且可根据显示面板1的分辨率来增加。

图5是示出本实施例中从主机3到显示驱动器ic2的通信中的数据流的格式的简图。每个帧周期(垂直同步周期)包括vsa线(垂直同步活动线)、vbp线(垂直后沿线)、vact线(视频活动线)和vfp线(垂直前沿线)。vsync分组(即，垂直同步分组)在开始每个帧周期时从主机3传送给显示驱动器ic2，以及hsync分组(即，水平同步分组)在开始各水平同步周期时从主机3传送给显示驱动器ic2。图5中，垂直同步分组通过符号“vs”示出，水平同步分组通过符号“hs”示出。另外，图5中，符号“bllp”示出消隐或低功率间隔。在vact线的各水平同步周期中，显示数据(rgb数据)从主机3传送给显示驱动器ic2。

图6是示出传送显示数据的分组的格式的简图。在本实施例中，显示数据通过使用mipidsi突发模式来传送。因此，传送显示数据的数据分组具有长分组格式。

在各实施例中，传送显示数据的数据分组(长分组)包含sot(传输开始)、32位的分组报头、有效载荷和16位的分组页脚以及eot(传输结束)。注意，图6中，lps示出“低功率状态”。

分组报头可包含数据id，其指示分组种类、字计数(wc)和纠错码(ecc)。数据id指示分组中包含的数据的种类。字计数指示分组中包含的分组数据的数量。ecc用来执行分组报头的检错和校正。

有效载荷包含字计数所指示数量的分组数据。显示数据作为分组数据存储在有效载荷中。

分组页脚包含检错码，其用于有效载荷中包含的分组数据的检错。mipi-dsi标准规定校验和用作这个检错码。如稍后所述，分组页脚中包含的检错码(校验和)用于各水平线的显示数据的检错。

回到图4，显示驱动器ic2包括接收器电路11、通道控制接口(if)电路12、系统接口(if)电路13、显示数据传递电路14、源驱动器电路15、面板接口(if)电路16、定时生成电路17、寄存器电路18和振荡电路19。

接收器21可配置为将经过时钟通道从主机3所传送的差分时钟信号转换为单端的时钟信号。时钟生成电路22从接收器21所输出的时钟信号来生成接收器电路11中使用的点时钟信号(未示出)以及通道控制接口电路12所使用的字节时钟信号clk_byte。

接收器230至233的每个可配置为将经过通道#0-#3的对应通道从主机3所传送的差分数据信号转换为单端信号。解串器240至243的每个可配置为与点时钟信号同步操作，以便对从接收器230至233的对应接收器所接收的单端信号进行解串。在一个实施例中，解串器240至243配置为输出8位数据宽度的解串数据。

通道控制接口电路12可配置为与字节时钟信号clk_byte同步接收来自解串器240至243的数据，并且综合所接收数据以生成接收数据序列drcv。将接收数据序列drcv提供给系统接口电路13。

系统接口电路13可配置为通过数据转化器25来区分接收数据序列drcv中包含的数据的内容，并且按照数据的种类，对接收数据序列drcv中包含的数据执行各种类型的处理。例如，显示数据以及命令和参数可被用于显示驱动器ic2的控制。在一个实施例中，系统接口电路13被配置为向显示数据传递电路14传递接收数据序列drcv的显示数据，并且经过总线20将用于控制显示驱动器ic2的命令和参数传递给定时生成电路17或寄存器电路18。另外，在各实施例中，系统接口电路13包括垂直同步/水平同步提取电路26，该垂直同步/水平同步提取电路26可配置为生成垂直同步信号vsync和水平同步信号hsync。

显示数据传递电路14具有存储器30，并且可配置为暂时存储从系统接口电路13所接收的显示数据，并且将它传递给源驱动器电路15。存储器30具有有可能存储多个水平线的显示数据的容量。作为存储器30，能够使用fifo和视频ram(视频随机存取存储器)。在视频ram用作存储器30的一个实施例中，视频ram具有有可能存储与一帧图像对应的显示数据的容量。

源驱动器电路15可配置为作为驱动电路进行操作，其基于从显示数据传递电路14所接收的显示数据来驱动显示面板1的源线7。

面板接口电路16可配置为生成栅控制信号，以便提供给显示面板1的栅驱动器电路5。

定时生成电路17可配置为按照从系统接口电路13和寄存器电路18所接收的命令和参数来控制显示驱动器ic2中包含的各电路的操作定时。

寄存器电路18可配置为保存用于控制显示驱动器ic2的命令和参数。

振荡电路19可配置为生成在显示驱动器ic2内部所使用的时钟信号。

图7图示了示出从系统接口电路13向源驱动器电路15传递显示数据的电路组的配置的框图。在一个或多个实施例中，检错电路40配置为对各水平线的显示数据执行检错。显示数据传递电路14配置为基于检错的结果向源驱动器电路15传递存储器30中存储的显示数据。此后，将详细描述检错电路40和显示数据传递电路14的配置。

检错电路40配置为通过使用用于传送显示数据的分组(长分组)的分组页脚中包含的检错码来执行对各水平线的显示数据的检错。例如，检错电路可采用校验和。在一个或多个实施例中，检错电路40包括校验和获取电路41、校验和计算电路42和比较器43。校验和获取电路41配置为从用于传送显示数据的分组的分组页脚来获取校验和。校验和计算电路42配置为从用于传送显示数据的分组的分组的有效载荷中存储的分组数据来计算校验和。比较器43被配置为比较校验和获取电路41从分组所获取的校验和以及校验和计算电路42经过计算所得到的校验和以用于检错，并且生成包括检错结果的差错数据。可以为每一个水平线生成差错数据。例如，从比较器43所输出的差错数据示出对各水平线的显示数据所执行的检错的结果。

在各实施例中，由检错电路40用于检错的检错码并不局限于校验和。当包含用于传送显示数据的分组中的另一个检错码、例如循环冗余码时，可通过使用另一检错码来执行检错。

在一个或多个实施例中，显示数据传递电路14包括存储器30、差错数据保存寄存器31、显示地址生成器32和读地址计算电路33。

在一个实施例中，存储器30存储多个水平线的显示数据。存储器30可配置成存储比显示面板1的水平线的数量要少的数量的水平线的显示数据。例如，fifo可用作存储器30。另外，在一个或多个实施例中，存储器30可配置成存储一帧图像的显示数据(例如与显示面板1的水平线的数量相同数量的水平线的显示数据)。在这种实施例中，视频ram可用作存储器30。在一个实施例中，存储器30配置成存储n个水平线的显示数据。图7中，n个水平线的水平线#k的显示数据示为“线#k数据”。

在一个实施例中，差错数据保存寄存器31被配置为接收来自检错电路40的比较器43的差错数据，以存储所接收的差错数据。而且差错数据保存寄存器31可配置为存储每个水平线的差错数据，其显示数据存储在存储器30中。图7中，水平线#k的差错数据示为“差错数据#k”。

显示地址生成器32可配置为与源驱动器电路15驱动显示面板1同步地生成指定存储将要传递给源驱动器电路15的显示数据的存储器30的地址的显示地址。例如与垂直同步信号vsync和水平同步信号hsync同步。在一个实施例中，计数垂直同步信号vsync和水平同步信号hsync中包含的脉冲，识别将要由源驱动器电路15所驱动的显示面板1的水平线的像素8。因此，有可能确定将要传递给源驱动器电路15的水平线的显示数据。

注意，由显示地址生成器32所生成的显示地址可以并不始终用作从存储器30来读取显示数据的读地址。如以下所述，读地址由读地址计算电路33基于从显示地址生成器32所生成的显示地址来确定。

在各实施例中，读地址计算电路33配置为接收来自差错数据保存寄存器31的差错数据，并且在参照所接收的差错数据的同时基于显示地址来确定读地址。存储器30还可配置为从自读地址计算电路33所接收的读地址来读出显示数据，并且向源驱动器电路15输出读出显示数据。在各实施例中，读地址计算电路33被配置为按如下方式确定读地址。

在各实施例中，当第一水平线的显示数据的读出基于显示地址来指定并且差错数据表明第一水平线的显示数据中不存在数据差错时，读地址计算电路33确定显示地址为读地址。而且，应当从其中读取显示数据的水平线可通过显示地址的高位来指定。

在一个或多个实施例中，当差错数据表明第一水平线的显示数据中存在数据差错时，读地址确定成使得与第一水平线不同的水平线的显示数据从存储器30来读取。在一个实施例中，在第一水平线的显示数据中检测到数据差错而在与第一水平线相邻的水平线的显示数据中没有检测到任何数据差错时，读地址确定成使得读取相邻水平线的显示数据。例如，通过对/从显示地址加入或减去一个水平线的地址增量，读地址能够确定成使得读取相邻水平线的显示数据。在这种情况下，在与第一水平线相邻的两个水平线中均没有检测到数据差错时，读地址可确定成使得读取两个水平线其中之一的显示数据。另外，在第一水平线的显示数据中检测到数据差错并且在与第一水平线相邻的两个水平线中均检测到数据差错时，读地址可确定成使得从其中没有检测到数据差错的、最接近第一水平线的水平线来读取显示数据。

当发生显示数据的数据差错时，如上所述对显示线的检测和更新减少了显示伪像并且改善了将显示数据有效显示的能力。在各实施例中，相邻水平线的显示数据一般是相似的。因此，当第一水平线的显示数据的传输失败以使得数据差错发生时，如果靠近第一水平线的水平线(最通常地为相邻水平线)的显示数据用来代替第一水平线的显示数据，则能够抑制显示伪像。

作为读地址计算电路33，能够按照确定读地址的逻辑来采用各种配置。图8示出读地址计算电路33的配置的一示例。在图8的配置中，读地址计算电路33包括减法器34a、加法器34b和选择器35。在一个实施例中，加法器34b计算通过将一个水平线的地址增量加入显示地址所得到的值，以及减法器34b计算通过从显示地址中减去一个水平线的地址增量所得到的值。选择器35从差错数据保存寄存器31来接收与显示地址对应的水平线的差错数据以及与对应于显示地址的水平线相邻的水平线的差错数据，并且基于所接收的差错数据从下列三个地址中选择一个地址：显示地址本身；通过将一个水平线的地址增量加入显示地址所得到的地址；以及通过从显示地址中减去一个水平线的地址增量所得到的地址。所选地址作为读地址来提供给存储器30，并且用来从存储器30来读取显示数据。在各实施例中，通过将一个水平线的地址增量加入显示地址所得到的地址以及通过从显示地址中减去一个水平线的地址增量所得到的地址是对应于与对应于显示地址的水平线相邻的水平线的地址。

图9是示出在使用具有图8所示配置的读地址计算电路33的实施例中的显示数据传递操作的一示例的框图。在图9的操作中，水平线#1至#n的显示数据存储在存储器30中，以及水平线#1至#n的差错数据保存在差错数据保存寄存器31中。另外，当水平线#3的显示数据要传送给显示驱动器ic2时，高压噪声影响水平线#3并且假设数据差错在水平线#3的显示数据中已经发生。在这种情况下，水平线#3的显示数据的数据差错由检错电路40来检测，以及值“1”设置为水平线#3的差错数据。假定对其他水平线没有检测到数据差错，并且值“0”设置为其他水平线的每个的差错数据。

当与水平线#3对应的地址指定为显示地址生成器32所生成的显示地址时，选择按照显示地址的高位的水平线#3以及与水平线#3相邻的水平线(水平线#2和#4)的差错数据。将所选差错数据提供给读地址计算电路33的选择器35。在一个或多个实施例中，各水平线的差错数据为1位数据，并且将3位的差错数据提供给选择器35。

在其它实施例中，因为将与水平线#3对应的显示地址提供给选择器35，所以选择器35将与水平线#2对应的地址、与水平线#3对应的地址以及与水平线#4对应的地址其中之一选择作为读地址。读地址的选择基于从差错数据保存寄存器31所接收的差错数据来执行。

在图9的操作的一个示例实施例中，差错数据表明，数据差错在水平线#3的显示数据中发生，而数据差错在水平线#2的显示数据中没有发生。因此，选择器35将与水平线#2对应的地址选择作为读地址。存储器30按照从选择器35所接收的读地址将水平线#2的显示数据传递给源驱动器电路15。

源驱动器电路15可最初在按照水平线#3的显示数据驱动显示面板1的定时按照水平线#2的显示数据来驱动显示面板。但是，水平线#2的显示数据一般与将要作为水平线#3的显示数据发送给显示驱动器ic2的显示数据相似。因此，即使水平线#3的显示数据的传输失败，也能够抑制显示面板1上显示的显示图像内的伪像。

显示数据传递电路14的配置可按不同方式来改变或修改。图10是示出显示数据传递电路14的另一个配置的框图。在图10的配置中，在存储器30中提供存储差错数据的区域(差错数据存储区)，而没有单独提供差错数据保存寄存器31。

在图10的配置中，与存储各水平线的显示数据的区域对应地提供差错数据存储区，以存储各水平线的差错数据。从检错电路40所输出的差错数据存储在差错数据存储区中。

在一个或多个实施例中，图10的配置中的显示数据传递电路14操作如下。将由显示地址生成器32所生成的显示地址提供给存储器30。存储器30响应所提供的显示地址而将差错数据从差错数据存储区输出到地址计算电路33。在一个实施例中，当与第一水平线对应的地址指定为显示地址时，将第一水平线以及与第一水平线相邻的水平线的差错数据提供给读地址计算电路33。

读地址计算电路33参照所接收的差错数据、基于显示地址来确定读地址。读地址的确定按照上述过程执行。存储器30基于从读地址计算电路33所接收的读地址向源驱动器电路15输出显示数据。

另外，在上述实施例中，在第一水平线的显示数据中检测到数据差错时，与第一水平线不同的水平线(相邻水平线)的显示数据从存储器30来读取，并且提供给源驱动器电路15。但是，通过基于与第一水平线不同的多个水平线(例如两个相邻水平线)的显示数据执行计算所得到的显示数据可发送给源驱动器电路15。

图11是示出与一个或多个实施例对应的显示数据传递电路14的配置的框图。在图11的配置中，显示数据传递电路14包括显示数据计算电路34。另外，读地址计算电路33从显示地址生成器32所生成的显示地址以及从差错数据保存寄存器31所接收的差错数据来确定两个读地址。两个读地址的每个对应于第一水平线。与两个读地址对应的两个水平线的显示数据从存储器30来读取，并且提供给显示数据计算电路34。显示数据计算电路34对从存储器30所读取的两个水平线的显示数据执行计算，并且在计算之后生成显示数据。在各实施例中，当两个水平线的显示数据相同时，显示数据计算电路34执行显示数据的计算，以变成与两个水平线的显示数据是相同的。在一个实施例中，显示数据计算电路34通过对与两个水平线对应的像素的显示数据求平均来生成计算后显示数据。所生成的计算后显示数据被提供给源驱动器电路15，并且用来驱动显示面板1。

在一个或多个实施例中，图11的显示数据传递电路14配置为操作如下。当第一水平线的显示数据基于显示地址来指定并且差错数据表明第一水平线的显示数据中不存在数据差错时，读地址计算电路33考虑两个读地址均与显示地址相同来确定读地址。特定水平线的显示数据从存储器30来读取，并且提供给显示数据计算电路34。当提供给显示数据计算电路34的两个水平线的显示数据彼此相同时，与显示地址对应的水平线的显示数据还是作为计算后显示数据来提供给源驱动器电路15，因为显示数据与两个水平线的计算后显示数据是相同的。

在各实施例中，当差错数据表明第一水平线的显示数据中存在数据差错时，读地址确定成使得与第一水平线不同的两个水平线的显示数据从存储器30来读取。在一个实施例中，在第一水平线的显示数据中检测到数据差错而在与第一水平线相邻的两个水平线的显示数据中没有检测到数据差错时，两个读地址确定成使得读取两个相邻水平线的显示数据。例如，两个读地址其中之一可确定为通过将一个水平线的地址增量加入显示地址所得到的地址，以及另一读地址可确定为通过从显示地址中减去一个水平线的地址增量所得到的值。将两个所确定读地址提供给存储器30。

与两个所确定读地址对应的两个水平线的显示数据可从存储器30来读取，并且提供给显示数据计算电路34。显示数据计算电路34可对从存储器30所读取的两个水平线的显示数据执行操作，并且生成计算后显示数据。

按照一个或多个实施例，显示数据的数据差错已经发生时的显示器失调能够进一步有效抑制。在上述操作中，当第一水平线的显示数据的传输失败并且生成数据差错时，通过计算与第一水平线相邻的两个水平线的显示数据所得到的显示数据(例如，通过对两个水平线的显示数据求平均所得到的显示数据)用来驱动显示面板1。因此，即使水平线的显示数据的传输失败，也能够抑制显示面板1上显示的显示图像内的伪像。

这样具体描述了本公开的实施例。对于本领域技术人员显而易见的是，本公开的技术能够采用各种变更和修改来实现。