移位寄存器单元、驱动方法、栅极驱动电路及显示装置与流程

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术：

移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。

相关技术中，移位寄存器单元主要包括：输入电路、输出电路、复位电路和下拉电路。其中，输出电路分别与上拉节点、时钟信号端和输出端连接。该输出电路可以在上拉节点的控制下，向输出端输出来自时钟信号端的时钟信号。

但是，由于相关技术中的输出电路与具有固定信号频率的时钟信号端连接，且移位寄存器单元产生的功耗与输出电路输出至输出端的信号的信号频率成正比，因此相关技术中的移位寄存器单元产生的功耗较大。

技术实现要素：

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中移位寄存器单元产生的功耗较大的问题，所述技术方案如下：

一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：输入电路、输出电路和第一下拉电路；

所述输入电路分别与输入信号端和第一节点连接，所述输入电路用于向所述第一节点输出来自所述输入信号端的输入信号；

所述输出电路分别与第一时钟信号端、所述第一节点、第一直流电源端和第一输出端连接，所述输出电路用于响应于所述第一节点的电位以及所述第一时钟信号端提供的第一时钟信号，向所述第一输出端输出来自所述第一直流电源端的第一电源信号；

所述第一下拉电路分别与第一控制信号端、第二直流电源端、所述第一输出端和所述第一节点连接，所述第一下拉电路用于响应于所述第一控制信号端提供的第一控制信号，向所述第一输出端和所述第一节点分别输出来自所述第二直流电源端的第二电源信号。

可选的，所述输出电路包括：调节子电路和输出子电路；

所述调节子电路分别与所述第一时钟信号端、所述第一输出端、所述第一节点和第二节点连接，所述调节子电路用于响应于所述第一时钟信号，根据所述第一输出端的电位，调节所述第一节点的电位，以及根据所述第一节点的电位，调节所述第二节点的电位；

所述输出子电路分别与所述第二节点、所述第一直流电源端和所述第一输出端连接，所述输出子电路用于响应于所述第二节点的电位，向所述第一输出端输出所述第一电源信号。

可选的，所述第一下拉电路还与所述第二节点连接，所述第一下拉电路还用于响应于所述第一控制信号，向所述第二节点输出所述第二电源信号。

可选的，所述调节子电路包括：开关晶体管和电容器；

所述开关晶体管的栅极与所述第一时钟信号端连接，所述开关晶体管的第一极与所述第一节点连接，所述开关晶体管的第二极与所述第二节点连接；

所述电容器的一端与所述第一节点连接，所述电容器的另一端与所述第一输出端连接。

可选的，所述输出子电路包括：第一输出晶体管；

所述第一输出晶体管的栅极与所述第二节点连接，所述第一输出晶体管的第一极与所述第一直流电源端连接，所述第一输出晶体管的第二极与所述第一输出端连接。

可选的，所述输出电路还与第二输出端连接，所述输出子电路还包括：第二输出晶体管；

所述第二输出晶体管的栅极与所述第二节点连接，所述第二输出晶体管的第一极与所述第一直流电源端连接，所述第二输出晶体管的第二极与所述第二输出端连接。

可选的，所述第一下拉电路包括：第一下拉晶体管和第二下拉晶体管；

所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极均与所述第一控制信号端连接；

所述第一下拉晶体管的第一极和所述第二下拉晶体管的第一极均与所述第二直流电源端连接；

所述第一下拉晶体管的第二极与所述第一节点连接，所述第二下拉晶体管的第二极与所述第一输出端连接。

可选的，所述输出电路包括：调节子电路和输出子电路，所述调节子电路通过第二节点与所述输出子电路连接，所述输出子电路还与第二输出端连接；所述第一下拉电路还包括：第三下拉晶体管和第四下拉晶体管；

所述第三下拉晶体管的栅极和所述第四下拉晶体管的栅极均与所述第一控制信号端连接；

所述第三下拉晶体管的第一极和所述第四下拉晶体管的第一极均与所述第二直流电源端连接；

所述第三下拉晶体管的第二极与所述第二节点连接，所述第四下拉晶体管的第二极与所述第二输出端连接。

可选的，所述输入电路包括：第一输入子电路和第二输入子电路；

所述第一输入子电路分别与所述输入信号端和第三节点连接，所述第一输入子电路用于响应于所述输入信号端提供的输入信号，向所述第三节点输出所述输入信号；

所述第二输入子电路分别与所述第三节点和所述第一节点连接，所述第二输入子电路用于响应于所述第三节点的电位，向所述第一节点输出所述第三节点的电位。

可选的，所述移位寄存器单元还包括：第二下拉电路；

所述第二下拉电路分别与所述第一时钟信号端、所述第二直流电源端和所述第三节点连接，所述第二下拉电路用于响应于所述第一时钟信号，向所述第三节点输出所述第二电源信号。

可选的，所述输入电路还与第二控制信号端连接，所述输入电路用于响应于所述第二控制信号端提供的第二控制信号，向所述第一节点输出所述输入信号；

所述移位寄存器单元还包括：第三下拉电路；

所述第三下拉电路分别与所述第二控制信号端、所述第二直流电源端和所述第一输出端连接；

所述第三下拉电路用于响应于所述第二控制信号，向所述第一输出端输出所述第二电源信号。

可选的，所述输入电路、所述调节子电路、所述输出子电路和所述第一下拉电路中包括的晶体管均为n型晶体管；

所述输出子电路中包括的晶体管的导电沟道的宽长比，为所述输入电路、所述调节子电路和所述第一下拉电路中包括的晶体管的导电沟道的宽长比的三倍至五倍。

可选的，所述第一控制信号端为第二时钟信号端，所述第二控制信号端为第三时钟信号端。

另一方面，提供了一种移位寄存器单元的驱动方法，应用于如上述方面所述的移位寄存器单元，所述方法包括：

输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于所述输入信号，向第一节点输出所述输入信号；

输出阶段，第一时钟信号端提供的第一时钟信号的电位为第一电位，所述第一节点的电位保持为第一电位，输出电路响应于所述第一节点的电位和所述第一时钟信号，向所述第一输出端输出来自第一直流电源端的第一电源信号；

下拉阶段，第一控制信号端提供的第一控制信号的电位为第一电位，第一下拉电路响应于所述第一控制信号，分别向所述第一节点和所述第一输出端输出所述第二电源信号。

又一方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的移位寄存器单元；

每一级移位寄存器单元的第一输出端与下一级移位寄存器单元的输入信号端连接，每一级移位寄存器单元的第二输出端与一条栅线连接。

再一方面，提供了一种显示装置，所述显示装置包括：如上述方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果至少可以包括：

综上所述，本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括输入电路、输出电路和第一下拉电路。其中，该输出电路与第一直流电源端连接，且该输出电路输出至输出端的信号为该第一直流电源端提供的第一电源信号。由于第一直流电源端提供的第一电源信号的信号频率为0，且由于移位寄存器单元产生的功耗与输出电路输出至输出端的信号频率成正比，因此通过将输出电路与第一直流电源端连接，可以有效降低移位寄存器单元产生的功耗。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图5是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图6是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图7是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图8是本发明实施例提供的一种移位寄存器单元的驱动方法流程图；

图9是本发明实施例提供的一种移位寄存器单元各信号端的时序图；

图10是本发明实施例提供的一种栅极驱动电路的结构示意图；

图11是本发明实施例提供的一种栅极驱动电路中各信号端的时序图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一极，漏极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括p型开关晶体管和n型开关晶体管中的任一种，其中，p型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位和第二电位具有特定的数值。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图。如图1所示，移位寄存器单元可以包括：输入电路10、输出电路20和第一下拉电路30。

该输入电路10可以分别与输入信号端in和第一节点p1连接。该输入电路10可以向第一节点p1输出来自输入信号端in的输入信号。

示例的，该输入电路10可以在输入信号端in提供的输入信号的电位为第一电位时，向第一节点p1输出该输入信号。在本发明实施例中，该第一电位可以为有效电位。

该输出电路20可以分别与第一时钟信号端clk1、第一节点p1、第一直流电源端vgh和第一输出端out1连接。该输出电路20可以响应于第一节点p1的电位以及第一时钟信号端clk1提供的第一时钟信号，向第一输出端out1输出来自第一直流电源端vgh的第一电源信号。

其中，该第一输出端out1可以分别与下一级移位寄存器单元的输入信号端in和一条栅线连接。相应的，该第一输出端out1可以用于控制下一级移位寄存器单元的工作状态，以及可以用于为该栅线连接的像素提供栅极驱动信号。

示例的，该输出电路20可以在第一节点p1的电位为第一电位，以及第一时钟信号端clk1提供的第一时钟信号的电位为第一电位时，向第一输出端out1输出来自第一直流电源端vgh的第一电源信号，该第一电源信号的电位为第一电位。

在本发明实施例中，移位寄存器单元产生的功耗p的等效计算式可以满足：

p∝2×(c1+c2)×v2×f公式(1)；

其中，c1为输出电路20包括的输出晶体管的寄生电容，c2为输出晶体管连接的电源端与移位寄存器单元中包括的其他电源端之间产生的寄生电容，v为输出晶体管连接的电源端提供的电源信号的电压，f为输出晶体管连接的电源端提供的电源信号的信号频率。根据上述公式(1)可以看出，移位寄存器单元产生的功耗与c1、c2、v和f成正比，即c1、c2、v和f越大，移位寄存器单元产生的功耗越大；c1、c2、v和f越小，移位寄存器单元产生的功耗越小。

由于本发明实施例提供的移位寄存器单元中的输出电路20连接的电源端为第一直流电源端vgh，且该输出电路20向第一输出端out1输出的信号为该第一直流电源端vgh提供的第一电源信号。而直流电源端提供的电源信号的信号频率为0，即该第一直流电源端vgh提供的第一电源信号的信号频率f为0。因此通过将输出电路20与第一直流电源端vgh连接，可以使得移位寄存器单元产生的功耗不受电源信号的信号频率f的影响，进而可以有效降低移位寄存器单元产生的功耗。

参考图1，该第一下拉电路30可以分别与第一控制信号端cn1、第二直流电源端vgl、第一输出端out1和第一节点p1连接。该第一下拉电路30可以响应于该第一控制信号端cn1提供的第一控制信号，向第一输出端out1和第一节点p1输出来自第二直流电源端vgl的第二电源信号。

示例的，该第一下拉电路30可以在第一控制信号的电位为第一电位时，向第一输出端out1和第一节点p1输出来自第二直流电源端vgl的第二电源信号。该第二电源信号的电位为第二电位，从而实现对第一输出端out1和第一节点p1的降噪。在本发明实施例中，该第二电位可以为无效电位，且该第二电位相对于该第一电位可以为低电位。

综上所述，本发明实施例提供了一种移位寄存器单元。该移位寄存器单元包括输入电路、输出电路和第一下拉电路。其中，该输出电路与第一直流电源端连接，且该输出电路输出至输出端的信号为该第一直流电源端提供的第一电源信号。由于第一直流电源端提供的第一电源信号的信号频率为0，且由于移位寄存器单元产生的功耗与输出电路输出至输出端的信号频率成正比，因此通过将输出电路与第一直流电源端连接，可以有效降低移位寄存器单元产生的功耗。

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图。如图2所示，该输出电路20可以包括：调节子电路201和输出子电路202。

该调节子电路201可以分别与第一时钟信号端clk1、第一输出端out1、第一节点p1和第二节点p2连接。该调节子电路201可以响应于第一时钟信号，根据第一输出端out1的电位，调节第一节点p1的电位，以及根据第一节点p1的电位，调节第二节点p2的电位。

示例的，该调节子电路201可以在第一时钟信号的电位为第一电位时，根据第一输出端out1的电位，调节第一节点p1的电位，以及根据第一节点p1的电位，调节第二节点p2的电位。

该输出子电路202可以分别与第二节点p2、第一直流电源端vgh和第一输出端out1连接。该输出子电路202可以响应于第二节点p2的电位，向第一输出端out1输出第一电源信号。

示例的，该输出子电路202可以在第二节点p2的电位为第一电位时，向第一输出端out1输出处于第一电位的第一电源信号。

在本发明实施例中，由于在第一时钟信号的电位为第一电位时，调节子电路201可以向第二节点p2输出第一节点p1的电位，使得输出子电路202可以在该第二节点p2的控制下向第一输出端out1输出处于第一电位的第一电源信号。因此调节子电路201可以根据该第一输出端out1的电位拉高该第一节点p1的电位，进而拉高第二节点p2的电位。相应的，该输出子电路202即可以在该第二节点p2的电位下充分开启，进而该输出子电路202可以将第一直流电源端vgh提供的第一电源信号轨到轨(即满摆幅)输出至第一输出端out1，保证了移位寄存器单元工作的可靠性。

相应的，如图2所示，在本发明实施例中，该第一下拉电路30还可以与该第二节点p2连接。该第一下拉电路30还可以响应于第一控制信号，向第二节点p2输出第二电源信号。

示例的，第一下拉电路30可以在第一控制信号的电位为第一电位时，向第二节点p2输出处于第二电位的第二电源信号，从而实现对第二节点p2的降噪。

可选的，图3是本发明实施例提供的又一种移位寄存器单元的结构示意图。如图3所示，该调节子电路201可以包括：开关晶体管k1和电容器c0。

该开关晶体管k1的栅极可以与第一时钟信号端clk1连接，该开关晶体管k1的第一极可以与第一节点p1连接，该开关晶体管k1的第二极可以与第二节点p2连接。

该电容器c0的一端可以与第一节点p1连接，该电容器c0的另一端可以与第一输出端out1连接。

可选的，参考图2和图3，输出子电路202可以包括：第一输出晶体管t1。

该第一输出晶体管t1的栅极可以与第二节点p2连接，该第一输出晶体管t1的第一极可以与第一直流电源端vgh连接，该第一输出晶体管t1的第二极可以与第一输出端out1连接。

可选的，该输出电路20还可以与第二输出端out2连接，相应的，如图3所示，该输出子电路202还可以包括：第二输出晶体管t2。

该第二输出晶体管t2的栅极可以与该第二节点p2连接，该第二输出晶体管t2的第一极可以与第一直流电源端vgh连接，该第二输出晶体管t2的第二极可以与该第二输出端out2连接。

其中，当该输出电路20还与第二输出端out2连接时，该输出电路20连接的第一输出端out1可以为移位输出端，该第二输出端out2可以为栅极信号输出端。也即是，该第一输出端out1可以与下一级移位寄存器单元的输入信号端in连接，用于控制下一级移位寄存器单元的工作状态。该第二输出端out2可以与一条栅线连接，用于为该栅线所连接的像素提供栅极驱动信号。

同理，由于调节子电路201可以根据第一输出端out1的电位拉高第一节点p1的电位，进而拉高第二节点p2的电位，使得输出子电路202在第二节点p2的电位下充分开启。因此该输出子电路202还可以将第一直流电源端vgh提供的第一电源信号轨到轨(即满摆幅)输出至第二输出端out2。

可选的，如图3所示，该第一下拉电路30可以包括：第一下拉晶体管l1和第二下拉晶体管l2。

该第一下拉晶体管l1的栅极和第二下拉晶体管l2的栅极可以均与第一控制信号端cn1连接。第一下拉晶体管l1的第一极和第二下拉晶体管l2的第一极可以均与第二直流电源端vgl连接。第一下拉晶体管l1的第二极可以与第一节点p1连接，第二下拉晶体管l2的第二极可以与第一输出端out1连接。

可选的，如图3所示，当输出电路20包括调节子电路201和输出子电路202时，该第一下拉电路30还可以包括：第三下拉晶体管l3和第四下拉晶体管l4。

该第三下拉晶体管l3的栅极和第四下拉晶体管l4的栅极可以均与第一控制信号端cn1连接。该第三下拉晶体管l3的第一极和第四下拉晶体管l4的第一极可以均与第二直流电源端vgl连接。第三下拉晶体管l3的第二极可以与第二节点p2连接，第四下拉晶体管l4的第二极可以与第二输出端out2连接。

可选的，图4是本发明实施例提供的再一种移位寄存器单元的结构示意图。如图4所示，该输入电路10可以包括第一输入子电路101和第二输入子电路102。

该第一输入子电路101可以分别与输入信号端in和第三节点p3连接。该第一输入子电路101可以响应于输入信号，向第三节点p3输出输入信号。

示例的，该第一输入子电路101可以在输入信号的电位为第一电位时，向第三节点p3输出输入信号。

该第二输入子电路102可以分别与第三节点p3和第一节点p1连接，该第二输入子电路102可以响应于第三节点p3的电位，向第一节点p1输出第三节点p3的电位。

示例的，该第二输入子电路102可以在第三节点p3的电位为第一电位时，向第一节点p1输出该第三节点p3的电位。

图5是本发明实施例提供的又一种移位寄存器单元的结构示意图。如图5所示，该第一输入子电路101可以包括：第一输入晶体管m1；该第二输入子电路102可以包括：第二输入晶体管m2。

该第一输入晶体管m1的栅极和第一极可以均与输入信号端in连接，该第一输入晶体管m1的第二极可以与第三节点p3连接。

该第二输入晶体管m2的栅极和第一极可以均与第三节点p3连接，该第二输入晶体管m2的第二极与第一节点p1连接。

可选的，如图4所示，该移位寄存器单元还可以包括：第二下拉电路40。

该第二下拉电路40可以分别与第一时钟信号端clk1、第二直流电源端vgl和第三节点p3连接。该第二下拉电路40可以响应于第一时钟信号，向第三节点p3输出第二电源信号。

示例的，该第二下拉电路40可以在第一时钟信号的电位为第一电位时，向第三节点p3输出处于第二电位的第二电源信号。

在本发明实施例中，由于第二输入晶体管m2为二极管连接方式，因此当第二下拉电路40在第一时钟信号的电位为第一电位时，即在输出电路20工作时，向第三节点p3输出处于第二电位的第二电源信号，实现对第三节点p3的降噪时，可以避免输出电路20根据第一输出端out1的电位拉高第一节点p1的电位后，第一节点p1的电位反向流入至第三节点p3，造成第二输入晶体管m2误开启的问题，进而保证了移位寄存器单元工作稳定性。

可选的，如图5所示，该第二下拉电路40可以包括：第五下拉晶体管l5。

该第五下拉晶体管l5的栅极可以与第一时钟信号端clk1连接，该第五下拉晶体管l5的第一极可以与第二直流电源端vgl连接，该第五下拉晶体管l5的第二极可以与第三节点p3连接。

可选的，图6是本发明实施例提供的再一种移位寄存器单元的结构示意图。如图6所示，该输入电路10还可以与第二控制信号端cn2连接。相应的，该输入电路10即可以响应于该第二控制信号端cn2提供的第二控制信号，向第一节点p1输出输入信号。例如，该输入电路10可以在第二控制信号的电位为第一电位时，向第一节点p1输出输入信号。

可选的，如图6所示，该移位寄存器单元还可以包括：第三下拉电路50。

该第三下拉电路50可以分别与第二控制信号端cn2、第二直流电源端vgl和第一输出端out1连接，该第三下拉电路50可以响应于第二控制信号，向第一输出端out1输出第二电源信号。

可选的，参考图3至图5，输出电路20还可以与第二输出端out2连接。相应的，参考图6，第三下拉电路50还可以与第二输出端out2连接。第三下拉电路50还可以响应于第二控制信号，向第二输出端out2输出第二电源信号。

由于第三下拉电路50可以在第二控制信号的电位为第一电位时，向两个输出端分别输出处于第二电位的第二电源信号，该第二电位为无效电位。因此可以避免当输入电路10在第二控制信号的控制下向第一节点p1输出输入信号时，第一输出端out1的电位可能随着第一节点p1的电位变化的问题，保证了移位寄存器单元的工作稳定性。

可选的，图7是本发明实施例提供的再一种移位寄存器单元的结构示意图。如图7所示，该第一输入晶体管m1的栅极可以与第二控制信号端cn2连接。该第三下拉电路50可以包括：第六下拉晶体管l6和第七下拉晶体管l7。

该第六下拉晶体管l6的栅极和第七下拉晶体管l7的栅极可以均与第二控制信号端cn2连接。该第六下拉晶体管l6的第一极和该第七下拉晶体管l7的第一极可以均与第二直流电源端vgl连接。该第六下拉晶体管l6的第二极可以与第一输出端out1连接，该第七下拉晶体管l7的第二极可以与该第二输出端out2连接。

可选的，在本发明实施例中，该输入电路10、该调节子电路201、该输出子电路202和该第一下拉电路30中包括的晶体管可以均为n型晶体管。并且，该输出子电路202中包括的输出晶体管的导电沟道的宽长比，可以为该输入电路10、调节子电路201、该输出子电路202和第一下拉电路30中包括的晶体管的导电沟道的宽长比的三倍至五倍。

可选的，如图4至图7所示，该移位寄存器单元还包括第二下拉电路40和第三下拉电路50。相应的，该第二下拉电路40和第三下拉电路50中包括的晶体管也可以为n型晶体管。且该输出子电路202中包括的输出晶体管的导电沟道的宽长比也可以为该第二下拉电路40和第三下拉电路50中包括的晶体管的导电沟道的宽长比的三倍至五倍。

例如，本发明实施例提供的输出晶体管的导电沟道的宽长比可以为其他晶体管的导电沟道的宽长比的三倍或四倍，本发明实施例对此不做限定。相对于相关技术中输出晶体管的导电沟道的宽长比为移位寄存器单元中其他晶体管的导电沟道的宽长比的十倍，本发明实施例提供的移位寄存器单元的输出电路包括的输出晶体管的导电沟道的宽长比较小。

在本发明实施例中，参考上述公式(1)可以看出，移位寄存器单元产生的功耗还与输出晶体管的寄生电容c1成正比，且寄生电容c1与输出晶体管的导电沟道的宽长比成正比，即输出晶体管的导电沟道的宽长比越大，其寄生电容c1也越大，输出晶体管的导电沟道的宽长比越小，其寄生电容c1也越小。因此通过采用导电沟道的宽长比较小的输出晶体管，即采用寄生电容c1较小的第一输出晶体管t1和第二输出晶体管t2，可以进一步有效降低移位寄存器单元产生的功耗。

可选的，该第一控制信号端cn1可以为第二时钟信号端clk2，第二控制信号端cn2可以为第三时钟信号端clk3。

并且，该第二时钟信号端clk2、该第三时钟信号端clk3和该第一时钟信号端clk1的频率可以均相同，占空比也均相同(例如可以均为四分之一)。且在每个时钟周期内，该第三时钟信号端clk3、第一时钟信号端clk1和第二时钟信号端clk2可以依次输出处于第一电位的时钟信号。

在上述各实施例中，均是以移位寄存器单元中的各个晶体管采用n型晶体管，且第一电位相对于第二电位为高电位为例进行的说明。当然，移位寄存器单元中的各个晶体管还可以采用p型晶体管，当各个晶体管均采用p型晶体管时，该第一电位相对于第二电位可以为低电位。

综上所述，本发明实施例提供了一种移位寄存器单元。该移位寄存器单元包括输入电路、输出电路和第一下拉电路。其中，该输出电路与第一直流电源端连接，且该输出电路输出至输出端的信号为该第一直流电源端提供的第一电源信号。由于第一直流电源端提供的第一电源信号的信号频率为0，且由于移位寄存器单元产生的功耗与输出电路输出至输出端的信号频率成正比，因此通过将输出电路与第一直流电源端连接，可以有效降低移位寄存器单元产生的功耗。

图8是本发明实施例提供的一种移位寄存器单元的驱动方法流程图，该方法可以应用于如图1至图7任一所示的移位寄存器单元中。如图8所示，该方法可以包括：

步骤801、输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于该输入信号，向第一节点输出该输入信号。

步骤802、输出阶段，第一时钟信号端提供的第一时钟信号的电位为第一电位，第一节点的电位保持为第一电位，输出电路响应于第一节点的电位和第一时钟信号，向第一输出端输出来自第一直流电源端的第一电源信号。

步骤803、下拉阶段，第一控制信号端提供的第一控制信号的电位为第一电位，第一下拉电路响应于第一控制信号，分别向第一节点和第一输出端输出第二电源信号。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法。该移位寄存器单元包括的输出电路可以在第一节点的电位和第一时钟信号的控制下，向输出端输出第一直流电源端提供的第一电源信号。由于第一直流电源端提供的第一电源信号的信号频率为0，且由于移位寄存器单元产生的功耗与输出电路输出至输出端的信号频率成正比，因此通过向输出端输出信号频率为0的电源信号，可以有效降低移位寄存器单元产生的功耗。

可选的，如图3至图7所示，该输出电路20还与第二输出端out2连接。相应的，在上述步骤802中，即在输出阶段中，该输出电路20还可以响应于第一节点p1和第一时钟信号，向第二输出端out2输出第一电源信号。

相应的，在上述步骤803中，即在下拉阶段，该第一下拉电路30还可以响应于第一控制信号，向第二输出端out2输出第二电源信号。

可选的，如图6和图7所示，该输入电路20还可以与第二控制信号端cn2连接，该移位寄存器单元还可以包括：第三下拉电路50。该第三下拉电路50可以分别与第二控制信号端cn2、第二直流电源端vgl、第一输出端out1和第二输出端out2连接。

相应的，在上述步骤801中，即在输入阶段中，该输入电路20可以响应于第二控制信号端cn2提供的第二控制信号，向第一节点p1输出输入信号。该第三下拉电路50可以响应于该第二控制信号，向第一输出端out1和第二输出端out2输出第二电源信号。

在本发明实施例中，由于第三下拉电路50可以在第二控制信号的电位为第一电位时，向两个输出端分别输出处于第二电位的第二电源信号，该第二电位为无效电位。因此可以避免当输入电路10在第二控制信号的控制下向第一节点p1输出输入信号时，第一输出端out1的电位可能随着第一节点p1的电位变化的问题，保证了移位寄存器单元的工作稳定性。

可选的，如图4至图7所示，该移位寄存器单元还可以包括：第二下拉电路40。该第二下拉电路40可以分别与第一时钟信号端clk1、第二直流电源端vgl和第三节点p3连接。相应的，在上述步骤802中，即在输出阶段中，该第二下拉电路40可以响应于第一时钟信号，向第三节点p3输出第二电源信号。

在本发明实施例中，由于第二输入晶体管m2为二极管连接方式，第二下拉电路40可以在第一时钟信号的电位为第一电位时，即在输出电路20工作时，向第三节点p3输出处于第二电位的第二电源信号，实现对第三节点p3的降噪。因此避免了输出电路20根据第一输出端out1的电位拉高第一节点p1的电位后，第一节点p1的电位反向流入至第三节点p3，造成第二输入晶体管m2误开启的问题，进而保证了移位寄存器单元工作稳定性。

可选的，在本发明实施例中，如图2至图7所示，该调节电路20可以包括：调节子电路201和输出子电路202。该调节子电路201可以分别与第二时钟信号端clk2、第一输出端out1、第一节点p1和第二节点p2连接。该输出子电路201可以分别与第二节点p2、第一直流电源端vgh、第一输出端out1和第二输出端out2连接。

相应的，该第一下拉电路30还可以与第二节点p2连接。在上述步骤803中，即在下拉阶段中，该第一下拉电路30还可以响应于第一控制信号，向第二节点p2输出处于第二电位的第二电源信号，从而实现对该第二节点p2的降噪。

以图7所示的移位寄存器单元为例，并以移位寄存器单元中各个晶体管为n型晶体管，第一电位相对于第二电位为高电位，第一控制信号端cn1为第二时钟信号端clk2，第二控制信号端cn2为第三时钟信号端clk3为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。

图9是本发明实施例提供的一种移位寄存器单元中各个信号端输出信号的时序图。如图9所示，在输入阶段t1中，输入信号端in提供的输入信号的电位均为第一电位，第三时钟信号端clk3提供的第三时钟信号的电位为第一电位。第一输入晶体管m1、第六下拉晶体管l6和第七下拉晶体管l7均开启。输入信号端in通过第一输入晶体管m1向第三节点p3输出处于第一电位的输入信号，第二输入晶体管m2开启。第三节点p3通过第二输入晶体管m2向第一节点p1输出该处于第一电位的输入信号，从而实现对第一节点p1的预充电。

并且，在该输入阶段t1中，由于第六下拉晶体管l6和第七下拉晶体管l7均开启，因此第二直流电源端vgl可以通过第六下拉晶体管l6向第一输出端out1输出处于第二电位的第二电源信号，以及通过该第七下拉晶体管l7向第二输出端out2输出处于第二点位的第二电源信号，从而实现对第一输出端out1和第二输出端out2的降噪。

在本发明实施例中，参考图3至图7可以看出，第一节点p1通过电容器c0与第一输出端out1连接，当第二输入晶体管m2向第一节点p1输出处于第一电位的输入信号时，第一输出端out1的电位可能会由于电容器c0的耦合作用被拉高。因此通过设置第六下拉晶体管l6对第一输出端out1进行降噪，可以避免第一输出端out1的电位被拉高的问题，保证了移位寄存器单元的工作稳定性。

在输出阶段t2中，第一时钟信号端clk1提供的第一时钟信号的电位为第一电位，开关晶体管k1和第五下拉晶体管l5开启。第一节点p1的电位保持为第一电位，第一节点p1通过开关晶体管k1向第二节点p2输出处于第一电位的信号，第一输出晶体管t1和第二输出晶体管t2开启。第一直流电源端vgh通过该第一输出晶体管t1向第一输出端out1输出处于第一电位的第一电源信号，以及通过该第二输出晶体管t2向第一输出端out1输出处于第一电位的第一电源信号。由于该第一输出端out1与下一级移位寄存器单元的输入信号端in连接，该第二输出端out2与一条栅线连接。故此时，该第一输出端out1可以将第一电源信号输出至下一级移位寄存器单元的输入信号端in，进而驱动下一级移位寄存器单元工作。该第二输出端out2可以将第一电源信号输出至与其连接的一条栅线，进而为该栅线连接的像素提供栅极驱动信号。

由于第一节点p1与第一输出端out1之间连接有电容器c0，因此，在该输出阶段t2中，该第一节点p1的电位可以在该电容器c0的耦合作用下被进一步拉高，且该拉高后的第一节点p1的电位可以通过开关晶体管k输出至第二节点p2。此时，该第一输出晶体管t1和第二输出晶体管t2可以充分开启，第一电源端vgh可以通过该第一输出晶体管t1将第一电源信号轨到轨(即满摆幅)输出至第二节点p2。

在该输出阶段t2中，由于m2为二极管连接方式，因此第五下拉晶体管l5开启，可以使该第二直流电源端vgl向第三节点p3输出处于第二电位的第二电源信号，实现对第三节点p3的降噪，从而避免了第一节点p1的电位被拉高后，第一节点p1的电位反向流入至第三节点p3，造成第二输入晶体管m2误开启的问题，进而保证了移位寄存器单元工作稳定性。

并且，在本发明实施例中，该开关晶体管k1可以持续向第二节点p2输出处于第一电位的信号，即持续为该第二节点p2充电，直至该开关晶体管k1处于截止状态为止。即在开关晶体管k1处于截止状态时，该开关晶体管k1停止为第二节点p2充电。由于开关晶体管k1处于截止状态时，其栅源电压差vgs满足：vgs＝vclk1-vp2＝vth。其中，vclk1为开关晶体管k1连接的第一时钟信号端clk1的电压值，vp2为第二节点p2的电压值，vth为该开关晶体管k1的阈值电压。假设开关晶体管k1的vth固定不变，则当vclk1越大时，vp2越大；当vclk1越小时，vp2越小。即vclk1的大小决定了vp2的大小。因此在本发明实施例中，可以通过设置电压幅值较大的第一时钟信号端clk1，来提高第二节点p2的电位。从而保证第一输出晶体管t1和第二输出晶体管t2可以充分开启，第一直流电源端vgh可以通过第一输出晶体管t1和第二输出晶体管t2轨到轨(即满摆幅)输出至第一输出端out1和第二输出端out2。

在下拉阶段t3中，第二时钟信号端clk2提供的第二时钟信号的电位为第一电位，第一下拉晶体管l1、第二下拉晶体管l2、第三下拉晶体管l3和第四下拉晶体管l4均开启。第二直流电源端vgl通过该第一下拉晶体管l1向第一节点p1输出处于第二电位的第二电源信号，从而实现对第一节点p1的降噪。第二直流电源端vgl通过该第二下拉晶体管l2向第一输出端out1输出处于第二电位的第二电源信号，从而实现对第一输出端out1的降噪。第二直流电源端vgl通过该第三下拉晶体管l3向第二节点p2输出处于第二电位的第二电源信号，从而实现对第二节点p2的降噪。第二直流电源端vgl通过该第四下拉晶体管l4向第二输出端out2输出处于第二电位的第二电源信号，从而实现对第二输出端out2的降噪。

在上述各实施例中，均是以移位寄存器单元中的各个晶体管采用n型晶体管，且第一电位相对于第二电位为高电位为例进行的说明。当然，移位寄存器单元中的各个晶体管还可以采用p型晶体管，当各个晶体管均采用p型晶体管时，该第一电位相对于第二电位可以为低电位。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法。该移位寄存器单元包括的输出电路可以在第一节点的电位和第一时钟信号的控制下，向输出端输出第一直流电源端提供的第一电源信号。由于第一直流电源端提供的第一电源信号的信号频率为0，且由于移位寄存器单元产生的功耗与输出电路输出至输出端的信号频率成正比，因此通过向输出端输出信号频率为0的电源信号，可以有效降低移位寄存器单元产生的功耗。

图10是本发明实施例提供的一种栅极驱动电路的结构示意图。如图10所示，该栅极驱动电路可以包括：至少两个级联的移位寄存器单元。例如，图10示出了级联的n个移位寄存器单元，n为大于4的正整数。其中，每个移位寄存器单元可以为如图1至图7任一所示的移位寄存器单元。

参考图10可以看出，每一级移位寄存器单元的第一输出端out1可以与下一级移位寄存器单元的输入信号端in连接，从而实现栅极驱动电路的移位功能。每一级移位寄存器单元的第二输出端out2可以与一条栅线连接(图10中未示出)，从而实现向栅线提供栅极信号的功能。

可选的，参考图10，第一极移位寄存器单元的输入信号端in可以与开启信号端stu连接，每一级移位寄存器单元还可以与第一直流电源端vgh和第二直流电源端vgl连接。该第一控制信号端可以为第二时钟信号端clk2，第二控制信号端cn2可以为第三时钟信号端clk3。相应的，该栅极驱动电路可以设置有四个时钟信号端clk1、clk2、clk3和clk4，即该栅极驱动电路可以采用四相时钟。该栅极驱动电路包括的多个级联的移位寄存器单元中，每个移位寄存器单元可以与该四个时钟信号端中的三个时钟信号端连接。

例如，参考图10，第一级移位寄存器单元可以与时钟信号端clk1、时钟信号端clk2和时钟信号端clk3连接；第二级移位寄存器单元可以与时钟信号端clk2、时钟信号端clk3和时钟信号端clk4连接；第三级移位寄存器单元可以与时钟信号端clk3、时钟信号端clk4和时钟信号端clk1连接；第四级移位寄存器单元可以与时钟信号端clk4、时钟信号端clk1和时钟信号端clk2连接。以此类推。

可选的，图11是本发明实施例提供的一种栅极驱动电路中各信号端的时序图。如图11所示，其示出了包括十二级级联的移位寄存器单元的栅极驱动电路中各时钟信号端的时序图，开启信号端stu的时序图，以及第一级移位寄存器单元的输出端out_1(该输出端可以是第一输出端out1和第二输出端out2中的任一个输出端)至第十二级移位寄存器单元的输出端out_12(该输出端也可以是第一输出端out1和第二输出端out2中的任一个输出端)的时序图。每一级移位寄存器单元的驱动原理均可以参考上述描述的驱动原理，本发明实施例对此不再赘述。

参考图11可以看出，栅极驱动电路中共包括clk1、clk2、clk3和clk4四个时钟信号端，且四个时钟信号端clk1、clk2、clk3和clk4提供的时钟信号的信号频率相同，每个时钟信号端提供的时钟信号的占空比为四分之一。

可选的，该时钟信号端clk1、时钟信号端clk2、时钟信号端clk3和时钟信号端clk4的电压变化范围可以均为：-12伏特(v)至30v。该第一直流电源端vgh提供的第一电源信号的电压可以为20v，第二直流电源端vgl提供的第二电源信号的电压可以为-12v。

另外，本发明实施例还提供一种显示装置，该显示装置可以包括如图10所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、oled面板、amoled面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的移位寄存器单元和各电路的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。