移位寄存器单元及驱动方法、驱动电路和显示装置与流程

移位寄存器单元及驱动方法、驱动电路和显示装置
1.本技术要求于2019年9月25日提交的中国专利申请第202011028890.9的优先权。
技术领域
2.本发明涉及显示技术领域，具体涉及一种移位寄存器单元及驱动方法、驱动电路和显示装置。


背景技术：

3.近年来，得益于amoled(active-matrix organic light-emitting diode，有源矩阵有机发光二极管)显示器的优异显示效果，国内外amoled产业发展迅速，各种像素电路相继被开发出来。为了提高屏幕的竞争力，降低屏幕的边框以及价格，提出在边框中利用array(阵列)工艺制备移位寄存器以替代gate ic(栅极驱动集成电路)，在兼具价格优势和边框优势的同时，能够根据ic(integrated circuit，集成电路)提供的输入信号提供多种波形，goa(gate driver on array，设置于阵列基板上的栅极驱动电路)设计随后已近广泛应用于显示装置之中，但goa需要着重考虑可靠性问题，故基于早期的4t1c结构提出更多tft(薄膜晶体管)和更多电容的设计方案，其主要设计方向从最早期的功能实现向高信赖性、可靠性方向发展。


技术实现要素：

4.为了降低gate ic的设计成本以及窄边框设计，本公开实施例提出可以利用bp(背板)array工艺制作的移位寄存器单元，以提供特定像素工作的波形。
5.为了解决上述技术问题，本公开实施例提供一种移位寄存器单元，包括第一输入电路、第二输入电路、控制电路和输出电路，其中，
6.所述第一输入电路分别与输入端、第二电压端、第二时钟信号端、第一节点和第三节点连接，配置为在第二时钟信号端提供的第二时钟信号的控制下，向第一节点提供输入信号，向第三节点提供第二电压信号；所述输入端用于提供所述输入信号，所述第二电压端用于提供所述第二电压信号；
7.所述第二输入电路分别与输入控制端、所述第一节点、所述第三节点、第四节点和第一电压端连接，配置为在所述第一节点的电位和所述输入控制端提供的输入控制信号的控制下，向所述第三节点输出第一电压信号并控制所述第四节点的电位；所述输入控制端为第一时钟信号端或第三时钟信号端，所述输入控制信号为所述第一时钟信号端提供的第一时钟信号或所述第三时钟信号端提供的时钟信号；
8.所述控制电路分别与所述第一节点、所述第四节点和所述第一电压端连接，配置为在所述第四节点的电位的控制下，向所述第一节点提供第一电压信号；所述第一电压端用于提供第一电压信号；
9.所述输出电路分别与第三节点、第一节点、第一电压端、第一时钟信号端和输出端电连接，配置为根据第三节点的电位、所述第一节点的电位、第一电压信号和第一时钟信
号，控制所述输出端输出的信号。
10.可选的，所述第二输入电路包括第一晶体管、第二晶体管和第一电容，其中，所述输入控制端为第一时钟信号端；
11.所述第一晶体管的控制极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第四节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
12.所述第二晶体管的控制极与所述第一节点电连接，所述第二晶体管的第二极与所述第四节点电连接，所述第二晶体管的第一极与所述第一电压端电连接；
13.所述第一电容的第一端与所述第一时钟信号端电连接，所述第一电容的第二端与所述第四节点电连接。
14.可选的，所述第二输入电路包括第一晶体管、第二晶体管和第一电容，其中，所述输入控制端为第三时钟信号端；
15.所述第一晶体管的控制极与所述第三时钟信号端电连接，所述第一晶体管的第一极与所述第四节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
16.所述第二晶体管的控制极与所述第一节点电连接，所述第二晶体管的第二极与所述第四节点电连接，所述第二晶体管的第一极与所述第一电压端电连接；
17.所述第一电容的第一端与所述第三时钟信号端电连接，所述第一电容的第二端与所述第四节点电连接。
18.可选的，所述第二输入电路包括第一晶体管、第二晶体管和第一电容，其中，
19.所述第一晶体管的控制极与所述输入控制端电连接，所述第一晶体管的第一极与所述第四节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
20.所述第二晶体管的控制极与所述第一节点电连接，所述第二晶体管的第二极与所述第四节点电连接，所述第二晶体管的第一极与第一电压端电连接；
21.所述第一电容的第一端与直流电压端或输入端电连接，所述第一电容的第二端与所述第四节点电连接。
22.可选的，所述控制电路包括第七晶体管，
23.所述第七晶体管的控制极与所述第四节点电连接，所述第七晶体管的第一极与所述第一电压端电连接，所述第七晶体管的第二极与所述第一节点连接。
24.可选的，所述控制电路还包括第四电容，
25.所述第四电容的第一端与所述第一电压端电连接，所述第四电容的第二端与所述第一节点电连接。
26.可选的，所述第一输入电路包括第三晶体管和第四晶体管，
27.所第三晶体管的控制极与所述第二时钟信号端电连接，所述第三晶体管的第一极与所述第二电压端电连接，所述第三晶体管的第二极与所述第三节点电连接；
28.所述第四晶体管的控制极与所述第二时钟信号端电连接，所述第四晶体管的第二极与所述第一节点电连接，所述第四晶体管的第一极与所述输入端电连接。
29.可选的，所述输出电路包括稳压子电路和输出子电路，其中，
30.所述稳压子电路分别与第三节点、所述输出端和第一节点电连接，配置为维持所述第三节点的电位，并根据所述输出端输出的信号，控制所述第一节点的电位；
31.所述输出子电路分别与第三节点、第一节点、第一电压端、第一时钟信号端和所述
输出端电连接，配置为在所述第三节点的电位的控制下，控制向所述输出端提供第一电压信号，在所述第一节点的电位的控制下，控制向所述输出端提供第一时钟信号。
32.可选的，所述稳压子电路包括第二电容和第三电容，
33.所述第二电容的第一端与所述第一节点连接，所述第二电容的第二端与所述输出端连接；
34.所述第三电容的第一端与所述第三节点连接，所述第三电容的第二端与所述第一电压端连接；
35.所述输出子电路包括第五晶体管和第六晶体管，
36.所述第五晶体管的控制极与所述第三节点电连接，所述第五晶体管的第一极与所述第一电压端电连接，所述第五晶体管的第二极与所述输出端电连接；
37.所述第六晶体管的控制极与所述第一节点电连接，所述第六晶体管的第一极与所述第一时钟信号端电连接，所述第六晶体管的第二极与所述输出端电连接。
38.可选的，所述输出电路包括稳压子电路和输出子电路，其中，
39.所述稳压子电路分别与第三节点、所述输出端、第一节点、第二节点和控制电压端电连接，配置为维持所述第三节点的电位，在所述控制电压端提供的控制电压信号的控制下，控制所述第一节点与所述第二节点之间连通或断开，并根据所述输出端输出的信号，控制所述第二节点的电位；
40.所述输出子电路分别与第三节点、第二节点、第一电压端、第一时钟信号端和所述输出端电连接，配置为在所述第三节点的电位的控制下，控制向所述输出端提供第一电压信号，在所述第二节点的电位的控制下，控制向所述输出端提供第一时钟信号。
41.可选的，所述稳压子电路包括第八晶体管、第二电容和第三电容，其中，
42.所述第八晶体管的控制极与所述控制电压端电连接，所述第八晶体管的第一极与所述第一节点电连接，所述第八晶体管的第二极与所述第二节点电连接；
43.所述第二电容的第一端与所述第二节点连接，所述第二电容的第二端与所述输出端连接；
44.所述第三电容的第一端与所述第三节点连接，所述第三电容的第二端与所述第一电压端连接；
45.所述输出子电路包括第五晶体管和第六晶体管，
46.所述第五晶体管的控制极与所述第三节点电连接，所述第五晶体管的第一极与所述第一电压端电连接，所述第五晶体管的第二极与所述输出端电连接；
47.所述第六晶体管的控制极与所述第二节点电连接，所述第六晶体管的第一极与所述第一时钟信号端电连接，所述第六晶体管的第二极与所述输出端电连接；
48.所述控制电压端为第二电压端或第二时钟信号端。
49.可选的，所述第八晶体管为双栅晶体管。
50.可选的，所述输出子电路还包括第五电容；
51.所述第五电容的第一端与所述第二节点电连接，所述第五电容的第二端与直流电压端电连接。
52.本发明还提供了一种驱动电路，包括多个级连的上述移位寄存器单元，
53.第一级移位寄存器单元的输入端与起始信号端连接，第i+1级移位寄存器单元的
输入端与第i级移位寄存器单元的输出端连接，奇数级移位寄存器单元的第一时钟信号端、第二时钟信号端均分别与第一时钟信号线、第二时钟信号线连接，偶数级移位寄存器单元的第一时钟信号端、第二时钟信号端均分别与第二时钟信号线、第一时钟信号线连接，其中，i+1为大于或等于2的正整数。
54.可选的，奇数级移位寄存器单元的第三时钟信号端与第四时钟信号线连接，偶数级移位寄存器单元的第三时钟信号端与第三时钟信号线连接。
55.可选的，第一时钟信号线提供的时钟信号的相位与所述第二时钟信号线提供的时钟信号的相位之间的相位差为90度；
56.所述第三时钟信号线提供的时钟信号与第一时钟信号线提供的时钟信号反相，所述第四时钟信号线提供的时钟信号与第二时钟信号线提供的时钟信号反相。
57.本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元中，所述移位寄存器单元的驱动方法包括：
58.在第一阶段，第一输入电路在第二时钟信号的控制下，向所述第一节点提供输入信号，向所述第三节点提供所述第二电压信号，输出电路在第三节点的电位的控制下，向输出端提供第一电压信号；
59.在第二阶段，输出电路维持第三节点的电位；第二输入电路在输入控制信号的控制下，控制第四节点与第三节点之间连通，以使得所述第四节点的电位为第二电压信号，控制电路在所述第四节点的电位的控制下，向所述第一节点提供所述第一电压信号；输出电路在第三节点的电位的控制下，向输出端提供第一电压信号；
60.在第三阶段，第一输入电路在第二时钟信号的控制下，向所述第一节点提供输入信号，第一输入电路在第二时钟信号的控制下，向所述第三节点提供第二电压信号，所述输出电路在第三节点的电位的控制下，向输出端提供第一电压信号，所述输出电路在所述第一节点的电位的控制下，向所述输出端提供第一时钟信号；
61.在第四阶段，第二输入电路在第一节点的电位和输入控制信号的控制下，控制将第一电压信号写入第三节点，第一节点的电位为第二电压，所述输出电路向所述输出端提供第一时钟信号；
62.在第五阶段，第二输入电路在第一节点的电位和输入控制信号的控制下，控制将第一电压信号写入第三节点，第一节点的电位为第二电压，所述输出电路向所述输出端提供第一时钟信号；
63.在第六阶段，第一输入电路在第二时钟信号的控制下，向所述第一节点提供输入信号，第一输入电路在第二时钟信号的控制下，向所述第三节点提供第二电压信号；所述输出电路在所述第三节点的电位的控制下，向所述输出端提供第一电压信号。
64.本发明还提供了一种显示装置，包括上述的驱动电路。
65.本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的目的和其他优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
附图说明
66.附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的
实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
67.图1为本公开一个示例性实施例中移位寄存器单元的示意图；
68.图2为本公开至少一实施例所述的移位寄存器单元的示意图；
69.图3为本公开至少一实施例所述的移位寄存器单元的示意图；
70.图4a为本公开实施例一移位寄存器单元的等效原理图；
71.图4b为所述移位寄存器单元的时序示意图；
72.图5为本公开实施例一所述的移位寄存器单元在第一阶段的状态示意图；
73.图6为本公开实施例一所述的移位寄存器单元在第一阶段的时序示意图；
74.图7为本公开实施例一所述的移位寄存器单元在第二阶段的状态示意图；
75.图8为本公开实施例一所述的移位寄存器单元在第二阶段的时序示意图；
76.图9为本公开实施例一所述的移位寄存器单元在第三阶段的状态示意图；
77.图10为本公开实施例一所述的移位寄存器单元在第三阶段的时序示意图；
78.图11为本公开实施例一所述的移位寄存器单元在第四阶段的状态示意图；
79.图12为本公开实施例一所述的移位寄存器单元在第四阶段的时序示意图；
80.图13为本公开实施例一所述的移位寄存器单元在第五阶段的状态示意图；
81.图14为本公开实施例一所述的移位寄存器单元在第五阶段的时序示意图；
82.图15为本公开实施例一所述的移位寄存器单元在第六阶段的状态示意图；
83.图16为本公开实施例一所述的移位寄存器单元在第六阶段的时序示意图；
84.图17为本公开实施例一所述的移位寄存器单元在第七阶段的状态示意图；
85.图18为本公开实施例一所述的移位寄存器单元在第七阶段的时序示意图；
86.图19为本公开实施例二所述的移位寄存器单元的等效原理图；
87.图20所示为本公开实施例二所述的移位寄存器单元的时序示意图；
88.图21为本公开实施例三所述的移位寄存器单元的等效原理图；
89.图22为本公开实施例四所述的移位寄存器单元的等效原理图；
90.图23为本公开实施例五所述的移位寄存器单元的等效原理图；
91.图24为本公开实施例六所述的移位寄存器单元的等效原理图；
92.图25为本公开实施例七所述的移位寄存器单元的等效原理图；
93.图26为本公开实施例七所述的移位寄存器单元的工作时序图；
94.图27是本公开实施例八所述的移位寄存器单元的等效原理图；
95.图28为本公开实施例所述的驱动电路的示意图；
96.图29为本公开另一实施例所述的驱动电路的示意图；
97.图30为本公开实施例所述的显示装置的示意图。
具体实施方式
98.本技术描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本技术所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结
合使用，或可以替代任何其它实施例中的任何其他特征或元件。
99.本技术包括并设想了与本领域普通技术人员已知的特征和元件的组合。本技术已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本技术中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
100.此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本技术实施例的精神和范围内。
101.除非另外定义，本公开实施例公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开实施例中使用的“第一”、“第二”、“第三”等序数词并不表示任何顺序、数量或者重要性，是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定。以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
102.本领域技术人员可以理解，本公开所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。薄膜晶体管可以是氧化物半导体薄膜晶体管晶体管、低温多晶硅薄膜晶体管、非晶硅薄膜晶体管或微晶硅薄膜晶体管。薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本技术实施例中，将晶体管的栅电极称为控制极，为区分晶体管除栅电极之外的两极，将其中一极称为第一极，另一极称为第二极，第一极可以为源电极或者漏电极，第二极可以为漏电极或源电极。
103.本公开实施例提供了一种移位寄存器单元。该移位寄存器单元，包括第一输入电路、第二输入电路、控制电路和输出电路；
104.所述第一输入电路，分别与输入端、第二电压端、第二时钟信号端、第一节点和第三节点连接，配置为在第二时钟信号端提供的第二时钟信号的控制下，向第一节点提供输入信号，向第三节点提供第二电压信号；所述输入端用于提供所述输入信号，所述第二电压端用于提供所述第二电压信号；
105.所述第二输入电路，分别与输入控制端、第一节点、第三节点、第四节点和第一电压端连接，配置为在所述第一节点的电位和所述输入控制端提供的输入控制信号的控制下，向第三节点输出第一电压信号并控制所述第四节点的电位；所述输入控制端为第一时钟信号端或第三时钟信号端，所述输入控制信号为所述第一时钟信号端提供的第一时钟信
号或所述第三时钟信号端提供的时钟信号；所述第一电压端用于提供第一电压信号；
106.所述控制电路，分别与第一节点、第四节点和第一电压端连接，配置为根据第四节点的信号，向第一节点提供第一电压信号；
107.所述输出电路，分别与第三节点、第一节点、第一电压端、第一时钟信号端和输出端电连接，配置为根据第三节点的电位、所述第一节点的电位、第一电压信号和第一时钟信号，控制所述输出端输出的信号。
108.在本公开实施例中，所述第一电压端可以为高电压端，所述第二电压端可以为低电压端，但不以此为限。
109.下面结合附图对本公开的技术方案进行详细说明。
110.图1为本公开一个示例性实施例中移位寄存器单元的示意图。在一个示例性实施例中，如图1所示，移位寄存器单元可以包括第一输入电路600、第二输入电路500、控制电路400和输出电路30。
111.第一输入电路600，分别与输入端input、第二电压端vgl、第二时钟信号端ck、第一节点n1和第三节点n3连接，第一输入电路600配置为在第二时钟信号端ck提供的第二时钟信号的控制下，向第一节点n1提供输入信号，向第三节点n3提供第二电压信号；所述输入端input用于提供所述输入信号，所述第二电压端vgl用于提供所述第二电压信号；
112.第二输入电路500，分别与输入控制端k、第一节点n1、第三节点n3、第四节点n4和第一电压端vgh连接，配置为在所述第一节点n1的电位和所述输入控制端k提供的输入控制信号的控制下，向第三节点n3输出第一电压信号并控制所述第四节点n4的电位；所述第一电压端vgh用于提供第一电压信号；
113.控制电路400，分别与第一节点n1、第四节点n4和第一电压端vgh连接，配置为在第四节点n4的电位的控制下，向第一节点n1提供第一电压信号；
114.输出电路30，分别与第三节点n3、第一节点n1、第一电压端vgh、第一时钟信号端cb和输出端go电连接，配置为根据第三节点n3的电位、第一节点n1的电位、第一电压信号和第一时钟信号，控制所述输出端go输出的信号；所述第一时钟信号端cb用于提供第一时钟信号。
115.在本公开实施例中，所述控制端可以为第一时钟信号端或第三时钟信号端，所述输入控制信号可以为所述第一时钟信号端提供的第一时钟信号或所述第三时钟信号端提供的时钟信号，但不以此为限。
116.本技术文件中的晶体管可以为p型晶体管，控制端输出低电压信号时，晶体管处于导通状态，控制端输出高电压信号时，晶体管处于截至状态，但不以此为限。
117.可选的，所述第二输入电路可以包括第一晶体管、第二晶体管和第一电容，其中，所述输入控制端为第一时钟信号端；
118.所述第一晶体管的控制极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第四节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
119.所述第二晶体管的控制极与所述第一节点电连接，所述第二晶体管的第二极与所述第四节点电连接，所述第二晶体管的第一极与所述第一电压端电连接；
120.所述第一电容的第一端与所述第一时钟信号端电连接，所述第一电容的第二端与所述第四节点电连接。
121.在具体实施时，所述第二输入电路可以包括由第一时钟信号控制的第一晶体管、由第一节点的电位控制的第二晶体管和根据第一时钟信号控制第四节点的电位的第一电容，在第一时钟信号的控制下，第一晶体管控制所述第四节点和所述第三节点之间连通或断开；在第一节点的电位的控制下，第二晶体管控制所述第四节点与所述第一电压端之间连通或断开；第一电容根据第一时钟信号控制第四节点的电位。
122.可选的，所述第二输入电路包括第一晶体管、第二晶体管和第一电容，其中，所述输入控制端为第三时钟信号端；
123.所述第一晶体管的控制极与所述第三时钟信号端电连接，所述第一晶体管的第一极与所述第四节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
124.所述第二晶体管的控制极与所述第一节点电连接，所述第二晶体管的第二极与所述第四节点电连接，所述第二晶体管的第一极与所述第一电压端电连接；
125.所述第一电容的第一端与所述第三时钟信号端电连接，所述第一电容的第二端与所述第四节点电连接。
126.在具体实施时，所述第二输入电路可以包括由第三时钟信号端控制的第一晶体管、由第一节点的电位控制的第二晶体管和根据第三时钟信号端控制第四节点的电位的第一电容，在第三时钟信号端提供的时钟信号的控制下，第一晶体管控制所述第四节点和所述第三节点之间连通或断开；在第一节点的电位的控制下，第二晶体管控制所述第四节点与所述第一电压端之间连通或断开；第一电容根据第三时钟信号端提供的时钟信号控制第四节点的电位。
127.可选的，所述第二输入电路包括第一晶体管、第二晶体管和第一电容，其中，
128.所述第一晶体管的控制极与所述输入控制端电连接，所述第一晶体管的第一极与所述第四节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
129.所述第二晶体管的控制极与所述第一节点电连接，所述第二晶体管的第二极与所述第四节点电连接，所述第二晶体管的第一极与第一电压端电连接；
130.所述第一电容的第一端与直流电压端电连接，所述第一电容的第二端与所述第四节点电连接。
131.在本公开实施例中，所述直流电压端可以为第一电压端或第二电压端，但不以此为限。
132.在具体实施时，所述第一电容的第一端可以不与输入控制端电连接，也可以接入直流电压信号，同样可以实现稳定第四节点的电位的特性。
133.可选的，所述第二输入电路包括第一晶体管、第二晶体管和第一电容，其中，
134.所述第一晶体管的控制极与所述输入控制端电连接，所述第一晶体管的第一极与所述第四节点电连接，所述第一晶体管的第二极与所述第三节点电连接；
135.所述第二晶体管的控制极与所述第一节点电连接，所述第二晶体管的第二极与所述第四节点电连接，所述第二晶体管的第一极与第一电压端电连接；
136.所述第一电容的第一端与所述输入端电连接，所述第一电容的第二端与所述第四节点电连接。
137.在具体实施时，所述第一电容的第一端也可以与输入端电连接，也可以稳定第四节点的电位。
138.在本公开实施例中，所述第一电容也可以为控制电路包括的第七晶体管的控制极与第七晶体管的第一极之间的寄生电容，或者，所述第一电容也可以为控制电路包括的第一晶体管的控制极与所述第一晶体管的第一极之间的寄生电容；并第一电容的电容值远小于输出电路中的稳压子电路中的用于稳定第三节点n3的电位的第三电容的电容值，以降低耦合作用，降低输出电路中的输出子电路中的控制极与第三节点n3电连接的第五晶体管的应力问题。
139.在本公开实施例中，所述控制电路可以包括第七晶体管，
140.所述第七晶体管的控制极与所述第四节点电连接，所述第七晶体管的第一极与所述第一电压端电连接，所述第七晶体管的第二极与所述第一节点连接。
141.在具体实施时，所述控制电路包括第七晶体管，第七晶体管在第四节点的电位的控制下，控制第一节点与第一电压端之间连通或断开。
142.进一步的，所述控制电路还可以包括第四电容，
143.所述第四电容的第一端与所述第一电压端电连接，所述第四电容的第二端与所述第一节点电连接，所述第四电容可以稳定第一节点的电位。
144.可选的，所述第一输入电路可以包括第三晶体管和第四晶体管，
145.所第三晶体管的控制极与所述第二时钟信号端电连接，所述第三晶体管的第一极与所述第二电压端电连接，所述第三晶体管的第二极与所述第三节点电连接；
146.所述第四晶体管的控制极与所述第二时钟信号端电连接，所述第四晶体管的第二极与所述第一节点电连接，所述第四晶体管的第一极与所述输入端电连接。
147.根据一种具体实施方式，如图2所示，在图1所示的移位寄存器单元的实施例的基础上，所述输出电路可以包括稳压子电路200和输出子电路300，其中，
148.所述稳压子电路200分别与第三节点n3、所述输出端go和第一节点n1电连接，配置为维持所述第三节点n3的电位，并根据所述输出端go输出的信号，控制所述第一节点n1的电位；
149.所述输出子电路300分别与第三节点n3、第一节点n1、第一电压端vgh、第一时钟信号端cb和输出端go电连接，配置为在所述第三节点n3的电位的控制下，控制向所述输出端go提供第一电压信号，在所述第一节点n1的电位的控制下，控制向所述输出端go提供第一时钟信号。
150.如图2所示，所述稳压子电路200还可以与所述第一电压端vgh电连接。
151.在图2所示的移位寄存器单元的实施例中，稳压子电路200维持n3的电位，并根据输出端go输出的信号，控制n1的电位；输出子电路300在n3的控制下，向go提供第一电压信号，并在n1的电位的控制下，控制向go提供第一时钟信号。
152.可选的，所述稳压子电路包括第二电容和第三电容，
153.所述第二电容的第一端与所述第一节点连接，所述第二电容的第二端与所述输出端连接；
154.所述第三电容的第一端与所述第三节点连接，所述第三电容的第二端与所述第一电压端连接；
155.所述输出子电路包括第五晶体管和第六晶体管，
156.所述第五晶体管的控制极与所述第三节点电连接，所述第五晶体管的第一极与所
述第一电压端电连接，所述第五晶体管的第二极与所述输出端电连接；
157.所述第六晶体管的控制极与所述第一节点电连接，所述第六晶体管的第一极与所述第一时钟信号端电连接，所述第六晶体管的第二极与所述输出端电连接。
158.根据另一种具体实施方式，如图3所示，在图1所示的移位寄存器单元的实施例的基础上，所述输出电路可以包括稳压子电路200和输出子电路300，其中，
159.所述稳压子电路200分别与第三节点n3、所述输出端go、第一节点n1、第二节点n2和控制电压端vc电连接，配置为维持所述第三节点n3的电位，在所述控制电压端vc提供的控制电压信号的控制下，控制所述第一节点n1与所述第二节点n2之间连通或断开，并根据所述输出端go输出的信号，控制所述第二节点n2的电位；
160.所述输出子电路300分别与第三节点n3、第二节点n2、第一电压端vgh、第一时钟信号端cb和所述输出端go电连接，配置为在所述第三节点n3的电位的控制下，控制向所述输出端go提供第一电压信号，在所述第二节点n2的电位的控制下，控制向所述输出端go提供第一时钟信号。
161.在图3所示的移位寄存器单元中，稳压子电路200维持n3的电位，稳压子电路200在控制电压信号的控制下，控制所述第一节点n1与所述第二节点n2之间连通或断开，并根据输出端go输出的信号，控制n2的电位；所述输出子电路300在n3的控制下，向go提供第一电压信号，并在n2的电位的控制下，控制向go提供第一时钟信号。
162.在图3所示的实施例中，增设了第二节点n2，以使得在n2的电位过低时，所述稳压子电路200在控制电压信号的控制下，控制所述第一节点n1与所述第二节点n2之间断开，从而避免n1的电位也过低，而使得源极或漏极与n1电连接的晶体管不会发生阈值电压漂移而导致电路不稳定。
163.可选的，所述稳压子电路包括第八晶体管、第二电容和第三电容，其中，
164.所述第八晶体管的控制极与所述控制电压端电连接，所述第八晶体管的第一极与所述第一节点电连接，所述第八晶体管的第二极与所述第二节点电连接；
165.所述第二电容的第一端与所述第二节点连接，所述第二电容的第二端与所述输出端连接；
166.所述第三电容的第一端与所述第三节点连接，所述第三电容的第二端与所述第一电压端连接；
167.所述输出子电路包括第五晶体管和第六晶体管，
168.所述第五晶体管的控制极与所述第三节点电连接，所述第五晶体管的第一极与所述第一电压端电连接，所述第五晶体管的第二极与所述输出端电连接；
169.所述第六晶体管的控制极与所述第二节点电连接，所述第六晶体管的第一极与所述第一时钟信号端电连接，所述第六晶体管的第二极与所述输出端电连接；
170.所述控制电压端为第二电压端或第二时钟信号端。
171.在优选情况下，所述第八晶体管可以为双栅晶体管，可以降低n2的电位过低(例如，n2的电位在-15v至-10v),从而导致的t8发生dibl(drain induced barrier lowering，由漏端引入的势垒降低)现象。
172.可选的，所述输出子电路还可以包括第五电容；
173.所述第五电容的第一端与所述第二节点电连接，所述第五电容的第二端与直流电
压端电连接。
174.在具体实施时，所述输出子电路还可以包括第五电容，在输出端输出的信号由高电压信号跳变为低电压信号时，会由于第二电容和第五电容的分压降低第二节点的跳变电位(例如，由-15至-20v变为-10v至-15v或更高电位)，从而降低第八晶体管由于dibl而导致的阈值电压偏移，从而提升t8的稳定性。
175.图4a为本公开实施例一所述的移位寄存器单元的等效原理图。
176.第一输入电路600包括第三晶体管t3和第四晶体管t4，第三晶体管t3的栅极与第二时钟信号端ck连接，t3的漏极与第二电压端vgl连接，t3的源极与第三节点n3连接；第四晶体管t4的栅极与第二时钟信号端ck连接，t4的源极与第一节点n1连接，t4的漏极与输入端input连接。当第二时钟信号端ck提供的第二时钟信号为低电压时，第三晶体管t3和第四晶体管t4处于导通状态，第二时钟信号端提供的第二时钟信号为高电压时，第三晶体管t3和第四晶体管t4处于截止状态。
177.第二输入电路500包括第一晶体管t1、第二晶体管t2和第一电容c1，
178.所述第一晶体管t1的栅极与第一时钟信号端cb连接，t1的漏极与第四节点n4连接，t1的源极与第三节点n3连接；
179.所述第二晶体管t2的栅极与第一节点n1连接，t2的源极与第四节点n4连接，t2的漏极与第一电源端vgh连接；
180.所述第一电容c1的第一端和第一时钟信号端cb连接，c1的第二端与第四节点n4连接；
181.输出电路中的输出子电路300包括第五晶体管t5和第六晶体管t6，
182.第五晶体管t5的栅极与第三节点n3连接，t5的漏第一极与第一电压端vgh连接，t5的源极与输出端go连接；
183.第六晶体管t6的栅极与第二节点n2连接，t6的漏极与第一时钟信号端cb连接，t6的源极与输出端go连接；
184.控制电路400包括第七晶体管t7；
185.第七晶体管t7的栅极与第四节点n4连接，t7的漏极与第一电压端vgh连接，t7的源极与第一节点n1连接；
186.输出电路中的稳压子电路200包括第八晶体管t8，第二电容c2和第三电容c3。
187.第八晶体管t8的栅极与第二电压端vgl连接，t8的漏极与第一节点n1连接，t8的源极与第二节点n2连接；
188.第二电容c2的第一端与第二节点n2连接，c2的第二端与输出端go连接；
189.第三电容c3的第一端与第三节点n3连接，c3的第二端与第一电压端vgh连接。
190.在图4a所示的移位寄存器单元的实施例中，所有的晶体管可以都为p型薄膜晶体管，但不以此为限。
191.在图4a所示的移位寄存器单元的实施例中，第一电压端可以为高电压端，第二电压端可以为低电压端，但不以此为限。
192.本公开实施例还提供了一种如上所述移位寄存器单元的驱动方法，该驱动方法可以包括：
193.在第一阶段，第一输入电路在第二时钟信号的控制下，向所述第一节点提供输入
信号，向所述第三节点提供所述第二电电压信号，所述输出端输出第一电压信号；
194.在第二阶段，输出电路维持第三节点的电位；第二输入电路在输入控制信号的控制下，控制第四节点与第三节点之间连通，以使得所述第四节点的电位为第二电压信号，控制电路在所述第四节点的电位的控制下，向所述第一节点提供所述第一电压信号；输出电路在第三节点的电位的控制下，向输出端提供第一电压信号；
195.在第三阶段，第一输入电路在第二时钟信号的控制下，向所述第一节点提供输入端的信号，第一输入电路在第二时钟信号的控制下，向所述第三节点提供第二电压信号，所述输出电路在第三节点的电位的控制下，向输出端提供第一电压信号，所述输出电路在所述第一节点的电位的控制下，向所述输出端提供第一时钟信号；
196.在第四阶段，第二输入电路在第一节点的电位和输入控制信号的控制下，控制将第一电压信号写入第三节点，第一节点的电位为第二电压，所述输出电路向所述输出端提供第一时钟信号；
197.在第五阶段，第二输入电路在第一节点的电位和输入控制信号的控制下，控制将第一电压信号写入第三节点，第一节点的电位为第二电压，所述输出电路向所述输出端提供第一时钟信号；
198.在第六阶段，第一输入电路在第二时钟信号的控制下，向所述第一节点提供输入信号，第一输入电路在第二时钟信号的控制下，向所述第三节点提供第二电压信号；所述输出电路在所述第三节点的电位的控制下，向所述输出端提供第一电压信号。
199.并且，在第六阶段之后还可以设有第七阶段，在第七阶段，第一输入电路和第二输入电路维持第一节点的电位为第一电压，维持第三节点的电位为第二电压，输出电路控制向输出端提供第一电压信号。对于某些具体实施方式，所述驱动方法可以被具体执行为：
200.在第一阶段，向第一节点提供输入信号，第一节点的信号通过第八晶体管传输至第二节点，第六晶体管截止，第五晶体管截止，向第三节点提供第二电压信号，输出端输出第一电压信号；
201.在第二阶段，向第一节点提供第一电压信号，第一节点的信号传输至第二节点，第六晶体管截止，第一晶体管导通，在第一电容和第三电容的作用下，输出端保持输出第一电压信号；
202.在第三阶段，向第一节点提供输入信号，第一节点的信号通过第八晶体管传输至第二节点，第六晶体管导通，向第三节点提供第二电压信号，输出端输出第一电压信号和第一时钟信号；
203.在第四阶段，向第三节点提供第二电压信号，第五晶体管截止，第一节点保持上一阶段的低电位，第一时钟信号通过第六晶体管输出到输出端；
204.在第五阶段，在第二电容的自举作用下，第二节点的电位保持低电位，第六晶体管导通，向输出端提供第一时钟信号；
205.在第六阶段，向第一节点提供输入信号，第六晶体管截止，向第三节点提供第二电压信号，第五晶体管导通，向输出端提供第一电压信号；
206.在第七阶段，向第一节点提供第一电压信号，第六晶体管截止，第三节点的电位保持上一阶段的低电位，第五晶体管导通，向输出端提供第一电压信号；
207.第八阶段，同第六阶段(向第一节点提供输入信号，第六晶体管截止，向第三节点
提供第二电压信号，第五晶体管导通，向输出端提供第一电压信号；)，
208.在一个示例性实施例中，该驱动方法还可以包括：
209.第一时钟信号的电位和第二时钟信号的电位分别在高低电压间不断切换，第一时钟信号和第二时钟信号中电压由低变高的那个先变化；
210.所述第三时钟信号线提供的时钟信号与第一时钟信号反相，所述第四时钟信号线提供的时钟信号与第二时钟信号反相。
211.其中，以图4a中所有晶体管均为p型晶体管为例进行说明。第二电压端vgl持续输出低电压，第一电压端vgh持续输出高电压。当低电压信号加载在p型晶体管的控制极时，p型晶体管导通，当高电压信号加载在p型晶体管的控制极时，p型晶体管截止。相应的，时钟信号是在两个不同电平间周期性切换的信号，且这两个电压通常也是分别用于使晶体管导通和截止的，故通常也将二者中较高的称为高电压，而较低的称为低电压。
212.但应当理解，第一电压端和第二电压端提供的高电压/低电压的具体电压值，并不一定分别与时钟信号中的高电压/低电压的电压值相等(当然出于驱动简便的考虑，通常二者可以相等)。
213.图4b为所述移位寄存器单元的工作时序图，输出端go输出的低电压信号比输入端input提供的低电压信号在时序上晚一个阶段，而本级移位寄存器单元的输出端go输出的低电压信号是下一级移位寄存器单元的输入端input的输入信号，也就是说本级移位寄存器单元在第四阶段p4的输出端go输出的低电压信号是下一级移位寄存器单元在第三阶段p3的输入端input的输入信号。
214.在图4b中，标号为p1的为第一阶段，标号为p2的为第二阶段，标号为p3的为第三阶段，标号为p4的为第四阶段，标号为p5的为第五阶段，标号为p6的为第六阶段，标号为p7的为第七阶段。
215.图5为本公开实施例一所述的移位寄存器单元在第一阶段的状态示意图。图6为本公开实施例一所述的移位寄存器单元在第一阶段的时序示意图；
216.在第一阶段，向第一节点提供输入端的信号，第一节点的信号通过第八晶体管传输至第二节点，第六晶体管截止，第五晶体管截止，向第三节点提供第二电压信号，输出端输出第一电压信号。
217.在实施例一中，如图5和图6所示，在第一阶段p1，第二时钟信号端ck提供的第二时钟信号为低电压，第三晶体管t3和第四晶体管t4导通，向第一节点n1提供输入信号(输入端input用于提供输入信号)，第八晶体管t8导通，第一节点n1的信号通过第八晶体管t8传输至第二节点n2，第一节点n1的电位和第二节点n2的电位均为高电压，第二晶体管t2和第六晶体管t6截止，第一时钟信号端cb提供的第一时钟信号无法提供到输出端go；
218.在第一阶段p1，第三晶体管t3导通，向第三节点n3提供第二电压信号，第三节点n3的电位为低电压，第五晶体管t5导通，向输出端go提供第一电压信号；第一时钟信号端cb提供的第一时钟信号为高电压，第一晶体管t1截止。此时虽然第四节点n4的电位未知，但是并不会影响第一节点n1的电位和第二节点n2的电位，并且可以设计第一时钟信号端cb提供的第一时钟信号与第一电容c1的电容值来控制第四节点n4的电位。
219.图7为本公开实施例一所述的移位寄存器单元在第二阶段的状态示意图，图8为本公开实施例一所述的移位寄存器单元在第二阶段的时序示意图；
220.在第二阶段p2，向第一节点提供第一电压信号，第一节点的信号传输至第二节点，第六晶体管截止，第一晶体管导通，在第一电容和第三电容的作用下，输出端保持输出第一电压信号。在实施例一中，如图7和图8所示，在第二阶段p2，第一时钟信号端cb提供低电压，第二时钟信号端ck提供高电压，输入端input为高电压。
221.在第二阶段p2，第二时钟信号端ck提供高电压，第三晶体管t3和第四晶体管t4截止，当第一时钟信号端cb提供的第一时钟信号由高电压变为低电压，第一晶体管t1导通，并导致第三节点n3的电位变为vl+(vl-vh)
×
c1z/(c1z+c3z)，此时第四节点n4与第三节点n3的电位大致相等，n3的电位等于vl+(vl-vh)
×
c1z/(c1z+c3z)；其中，vl为vgl提供的第二电压信号的电压值，vh为vgh提供的第一电压信号的电压值，c1z为c1的电容值，c3z为c3的电容值；从而导致第七晶体管t7开启，从而第一节点n1与第二节点n2的电位为vh；第一电压信号由第一节点n1到第二节点n2，第六晶体管t6截止，第一时钟信号端cb提供的第一时钟信号无法提供到输出端go，所以此时输出端go输出的电位为第一电压信号；c3z是远大于c1z的，或者c1可以为积分电容，可以降低电容耦合作用。
222.图9为本公开实施例一所述的移位寄存器单元在第三阶段的状态示意图，图10为本公开实施例一所述的移位寄存器单元在第三阶段的时序示意图；
223.第三阶段，向第一节点提供输入信号，第一节点的信号通过第八晶体管传输至第二节点，第六晶体管导通，向第三节点提供第二电压信号，输出端输出第一电压信号和第一时钟信号。在实施例一中，如图9和图10所示，在第三阶段s3，第一时钟信号为高电压，第二时钟信号为低电压，输入端input提供的输入信号为低电压。在第三阶段s3，第二时钟信号为低电压，第三晶体管t3和第四晶体管t4导通，向第一节点n1提供输入信号，第八晶体管t8导通，第一节点n1的信号通过第八晶体管t8传输至第二节点n2，第一节点n1的电位和第二节点n2的电位均为低电压，第二晶体管t2和第六晶体管t6导通，第一时钟信号端cb提供的高电压信号提供到输出端go。第三晶体管t3导通，向第三节点n3提供第二电压信号，第三节点n3的电位为低电压，第五晶体管t5导通，向输出端go提供第一电压信号。此时，第一节点n1的电位和第二节点n2的电位约为vl。第三节点的电位为vl，第四节点n4的电位为vh。
224.图11为本公开实施例一所述的移位寄存器单元在第四阶段的状态示意图，图12为本公开实施例一所述的移位寄存器单元在第四阶段的时序示意图；
225.第四阶段，向第三节点提供第二电压信号，第五晶体管截止，第一节点的电位保持上一阶段的低电位，第一时钟信号端提供的第一时钟信号通过第六晶体管输出到输出端。
226.在实施例一中，如图11和图12所示，在第四阶段p4，第一时钟信号为低电压，第二时钟信号为高电压，输入端input提供高电压。第三晶体管t3和第四晶体管t4截止，第一节点n1的电位为vl，第一晶体管t1和第二晶体管t2导通，第一电压信号可以经过第一晶体管t1和第二晶体管t2提供给第三节点n3，第五晶体管t5截止，第六晶体管导通，输出端go输出第一时钟信号。
227.在第四阶段p4，第三节点n3的电位等于第四节点n4的电位，都是vh。在电容的自举作用下，第二电容c2的第二端的电位由上一阶段的vh跳变为vl，变化量为vl-vh，第二电容c2的第一端的电位在上一阶段为vl，在第四阶段，第二电容c2的第一端的电位，也是第二节点n2的电位为2vl-vh-vth，其中，vth为t6的阈值电压。
228.图13为本公开实施例一所述的移位寄存器单元在第五阶段的状态示意图，图14为
本公开实施例一所述的移位寄存器单元在第五阶段的时序示意图；
229.第五阶段，在第二电容的作用下，第二节点的电位保持低电位，第六晶体管导通，向输出端提供第一时钟信号；在实施例一中，如图13和图14所示，在第五阶段p5，第一时钟信号、第二时钟信号、输入端input提供的输入信号都为高电压。第三晶体管t3、第四晶体管t4和第一晶体管t1都截止，第一节点n1的电位为vl，第三节点n3的电位等于第四节点n4的电位，都是vh。第七晶体管t7和第五晶体管t5截止，第六晶体管t6导通，输出端go输出第一时钟信号端cb提供的高电压信号。第二电容c2的第二端的电位由上一阶段的vl跳变为vh，变化量为vh-vl，第二电容c2的第一端的电位在上一阶段为2vl-vh-vth，在第五阶段，第二电容c2的第一端的电位也是第二节点n2的电位，n2的电位为vgl-vth。
230.图15为本公开实施例一所述的移位寄存器单元在第六阶段的状态示意图，图16为本公开实施例一所述的移位寄存器单元在第六阶段的时序示意图；
231.第六阶段，向第一节点提供输入信号，第六晶体管截止，向第三节点提供第二电压信号，第五晶体管导通，向输出端提供第一电压信号。在实施例一中，如图15和图16所示，在第六阶段p6，第一时钟信号为高电压，第二时钟信号为低电压，输入端input提供的输入信号为高电压。在第六阶段p6，第二时钟信号为低电压，第三晶体管t3和第四晶体管t4导通，向第一节点n1提供输入信号信号，第八晶体管t8导通，第一节点n1的信号通过第八晶体管t8传输至第二节点n2，第一节点n1的电位和第二节点n2的电位均为高电压，第二晶体管t2和第六晶体管t6截止，向第三节点n3提供第二电压信号，第三节点n3的电位为低电压，第五晶体管t5导通，向输出端提供第一电压信号。此时，第一节点n1和第二节点n2的电位约为vh。第三节点的电位为vl，第四节点n4的电位为vh。
232.图17为本公开实施例一所述的移位寄存器单元在第七阶段的状态示意图，图18为本公开实施例一所述的移位寄存器单元在第七阶段的时序示意图；
233.在第七阶段，向第一节点提供第一电压信号，第六晶体管截止，第三节点的电位保持上一阶段的低电位，第五晶体管导通，向输出端提供第一电压信号。在实施例一中，如图17和图18所示，在第七阶段p7，第一时钟信号为低电压，第二时钟信号为高电压，输入端input提供的输入信号为高电压。在第七阶段p7，第二时钟信号为高电压，第三晶体管t3、第四晶体管t4和第六晶体管t6截止。第一时钟信号为低电压，第一晶体管t1导通，第三节点n3和第四节点n4的电位约为vl，第七晶体管t7导通，从而第一节点n1的电位与第二节点n2的电位都为vgh，第一电压信号由第一节点n1提供给第二节点n2，第六晶体管t6截止，第一时钟信号无法提供到输出端go，第五晶体管t5导通，所以此时输出端go输出第一电压信号。
234.第八阶段p8，与第六阶段p6的工作过程相同，此处不再赘述。
235.图19为本公开实施例二所述的移位寄存器单元的等效原理图；与实施例一的不同之处在于，所述第一晶体管t1的控制极与第三时钟信号端连接，对于奇数级移位寄存器单元而言，第一晶体管t1的控制极与第四时钟信号线cko连接(也即所述第三时钟信号端与第四时钟信号线cko连接)。对于偶数级移位寄存器单元而言，第一晶体管t1的控制极与第三时钟信号线cbo连接(也即所述第三时钟信号端与第三时钟信号线cbo连接)。在图19中，以所述第三时钟信号端与cko电连接为例说明。
236.图20所示为本公开实施例二所述的移位寄存器单元工作过程的时序示意图。由图可知，在第一阶段p1到第四阶段p4四个阶段的工作过程与实施例一的相同，此处不再赘述。
237.第五阶段p5，在第二电容的作用下，第二节点的电位保持低电位，第六晶体管导通，向输出端提供第一时钟信号；
238.在实施例二中，如图19和图20所示，在第五阶段p5，第一时钟信号端cb提供的第一时钟信号和第二时钟信号端ck提供的第二时钟信号为高电压，cko提供的时钟信号为低电压。第三晶体管t3和第四晶体管t4截止，第一晶体管t1和第二晶体管t2导通，向第三节点n3写入第一电压端vgh提供的高电压信号，第五晶体管截止，第三节点n3的电位和第四节点n4的电位为vh，第一节点的电位、第二节点的电位分别为vl和vl-vth。输出端go输出第一时钟信号端cb提供的第一时钟信号。其中，vth为t6的阈值电压。
239.在图20中，横轴是时间，标号为p3的为第三阶段，标号为p4的为第四阶段，标号为p5的为第五阶段，标号为p6的为第六阶段，标号为p7的为第七阶段。图20中示出了ck提供的时钟信号的波形、cb提供的时钟信号的波形、cko提供的时钟信号的波形、input提供的信号的波形，go输出的信号的波形，n3的电位的波形、n2的电位的波形和n1的电位的波形。
240.图21为本公开实施例三所述的移位寄存器单元的等效原理图；
241.可选地，控制单元400可以进一步的包括第四电容c4，第四电容c4的第一端与第一电压端vgh电连接，第四电容c4的第二端与第一节点n1电连接。与实施例一和实施例二相比，实施例三中设置了第四电容c4，可以起到稳定第一节点n1的电位的作用，进而稳定第二晶体管t2。例如在第三阶段p3，第一节点n1的信号是输入端input提供的低电压信号。到第四阶段p4，在第四电容c4的作用下，第一节点n1的电位保持为低电压，第二晶体管t2导通，向第三节点n3写入第一电压端vgh提供的高电压信号，确保第五晶体管t5截止，向输出端go提供第一时钟信号。
242.图22为本公开实施例四所述的移位寄存器单元的等效原理图；
243.可选地，与实施例三不同的是，稳压子电路200中的第八晶体管t8的控制极与第二时钟信号端ck电连接。进一步地，第八晶体管t8可以为双栅晶体管。本公开实施例四所述的移位寄存器单元的工作过程可以参考本公开实施例一所述的移位寄存器单元的工作过程的时序图进行说明。
244.第一阶段，向第一节点提供输入信号，第一节点的信号通过第八晶体管传输至第二节点，第六晶体管截止，第五晶体管截止，向第三节点提供第二电压信号，输出端输出第一电压信号。第一阶段p1，如图22和图6所示，第二时钟信号端ck为低电压，第三晶体管t3和第四晶体管t4导通，向第一节点n1提供输入信号，第八晶体管t8导通，第一节点n1的信号通过第八晶体管t8传输至第二节点n2，第一节点n1的电位和第二节点n2的电位均为高电压，第二晶体管t2和第六晶体管t6截止，第三晶体管t3导通，向第三节点n3提供第二电压信号，第三节点n3的电位为低电压，第五晶体管t5导通，向输出端提供第一电压信号。
245.第二阶段，向第一节点提供第一电压信号，第一节点的信号传输至第二节点，第六晶体管截止，第一晶体管导通，在第一电容和第三电容的作用下，输出端保持输出第一电压信号。在本公开实施例四中，如图22和图8所示，在第二阶段p2，第一时钟信号端cb提供的第一时钟信号为低电压，第二时钟信号端ck提供的第二时钟信号为高电压，输入端input提供的输入信号为高电压。在第二阶段p2，第二时钟信号为高电压，第三晶体管t3和第四晶体管t4截止，第八晶体管t8截止，当第一时钟信号的电位由高电压变为低电压，第一晶体管t1导通，并导致第三节点n3的电位变为vl+(vl-vh)
×
c1z/(c1z+c3z)，此时第四节点n4的电位与
第三节点n3大致相等，n3的电位为vl+(vl-vh)
×
c1z/(c1z+c3z)。从而导致第七晶体管t7开启，从而第一节点n1的电位为vh，第二晶体管t2截止，第二节点n2的电位在第二电容c2的作用下，保持为vh。第六晶体管t6截止，此时输出端go输出的电位为第一电压信号。
246.在第三阶段，向第一节点提供输入信号，第一节点的信号通过第八晶体管传输至第二节点，第六晶体管导通，向第三节点提供第二电压信号，输出端输出第一电压信号和第一时钟信号。
247.在本公开实施例四中，如图22和图10所示，在第三阶段p3，第一时钟信号端cb提供的第一时钟信号为高电压，第二时钟信号端ck提供的第二时钟信号为低电压，输入端input提供的输入信号为低电压。在第三阶段p3，第二时钟信号端ck提供的第二时钟信号为低电压，第三晶体管t3和第四晶体管t4导通，第八晶体管t8导通，向第一节点n1提供输入信号，第一节点n1的信号通过第八晶体管t8传输至第二节点n2，第一节点n1的电位和第二节点n2的定位均为低电压，第二晶体管t2和第六晶体管t6导通，第一时钟信号端cb提供的高电压信号提供到输出端go。第三晶体管t3导通，向第三节点n3写入第二电压端vgl提供的第二电压信号，第三节点n3的电位为低电压，第五晶体管t5导通，向输出端go提供第一电压信号。此时，第一节点n1的电位和第二节点n2的电位约为vl。第三节点的电位为vl，第四节点n4的电位为vh。
248.在第四阶段，向第三节点提供第二电压信号，第五晶体管截止，第一节点的电位保持上一阶段的低电位，第一时钟信号通过第六晶体管输出到输出端。在实施例四中，如图22和图12所示，在第四阶段p4，第一时钟信号端cb提供的第一时钟信号为低电压，第二时钟信号端ck提供的第二时钟信号为高电压，输入端input提供的输入信号为高电压。第三晶体管t3和第四晶体管t4截止，第八晶体管t8截止，第一节点n1的电位在第四电容c4的作用下保持为vl，第一晶体管t1和第二晶体管t2导通，第一电压信号可以经过第一晶体管t1和第二晶体管t2提供给第三节点n3，第五晶体管t5截止，第六晶体管t6导通，输出端go输出第一时钟信号端cb提供的低电压信号。
249.第三节点n3的电位等于第四节点n4的电位，n3的电位和n4的电位都是vh。在电容的自举作用下，第二电容c2的第二端的电位由上一阶段的vh跳变为vl，变化量为vl-vh，第二电容c2的第一端的电位在上一阶段为vl，在第四阶段，第二电容c2的第一端的电位也是第二节点n2的电位，n2的电位为2vl-vh-vth，其中，vth为t6的阈值电压。
250.第五阶段，在第二电容的自举作用下，第二节点的电位保持低电位，第六晶体管导通，向输出端提供第一时钟信号；在本公开实施例四中，如图20和图12所示，在第五阶段p5，第一时钟信号端cb提供的第一时钟信号、第二时钟信号端ck提供的第二时钟信号、输入端input提供的时钟信号都为高电压。第三晶体管t3、第四晶体管t4、第一晶体管t1和第八晶体管t8都截止，第一节点n1的电位在第四电容c4的作用下保持为vl，第三节点n3的电位等于第四节点n4的电位，n3的电位和n4的电位都是vh。第七晶体管t7和第五晶体管t5截止，第六晶体管t6导通，输出端go输出第一时钟信号端cb提供的高电压信号。第二电容c2的第二端的电位由上一阶段的vl跳变为vh，变化量为vh-vl，第二电容c2的第一端的电位在上一阶段为2vl-vh-vth，在第五阶段，第二电容c2的第一端的电位也是第二节点n2的电位为vl-vth。
251.第六阶段，向第一节点提供输入端的信号，第六晶体管截止，向第三节点提供第二
电压信号，第五晶体管导通，向输出端提供第一电压信号。在本公开实施例四中，如图22和图16所示，在第六阶段p6，第一时钟信号端cb提供的第一时钟信号为高电压，第二时钟信号端ck提供的第二时钟信号为低电压，输入端input提供的输入信号为高电压。在第六阶段p6，第二时钟信号端ck提供的第二时钟信号为低电压，第三晶体管t3和第四晶体管t4导通，向第一节点n1提供输入信号，第八晶体管t8导通，第一节点n1的信号通过第八晶体管t8传输至第二节点n2，第一节点n1和第二节点n2均为高电压，第二晶体管t2和第六晶体管t6截止，向第三节点n3提供第二电压信号，第三节点n3的电位为低电压，第五晶体管t5导通，向输出端提供第一电压信号。此时，第一节点n1的电位和第二节点n2的电位约为vh。第三节点的电位为vl，第四节点n4的电位为vh。
252.第七阶段，向第一节点提供第一电压信号，第六晶体管截止，第三节点的电位保持上一阶段的低电位，第五晶体管导通，向输出端提供第一电压信号。在本公开实施例四中，如图22和图18所示，在第七阶段p7，第一时钟信号端cb提供的第一时钟信号为低电压，第二时钟信号端ck提供的第二时钟信号为高电压，输入端input提供的输入信号为高电压。在第七阶段p7，第二时钟信号为高电压，第三晶体管t3、第四晶体管t4、第八晶体管t8和第六晶体管t6截止。第一时钟信号为低电压，第一晶体管t1导通，第三节点n3和第四节点n4的电位约为vl，第七晶体管t7导通，第一节点n1的电位为vh，第二节点n2的电位在第二电容c2的作用下保持为vh，第一节点n1的电位和第二节点n2的电位为vh，第二晶体管t2和第六晶体管t6截止，第一时钟信号端cb提供的第一时钟信号无法提供到输出端go，第五晶体管t5导通，所以此时输出端go输出第一电压信号。
253.第八阶段，与第六阶段的工作过程相同，此处不再赘述。
254.可见，在第八晶体管t8的控制极连接第二时钟信号端ck的情况下，第四电容c4的作用则体现的较为重要，能够在第八晶体管t8发生导通和截止的变化时，起到保持第一节点n1的电位的作用，进而稳定第二晶体管t2的工作状态。
255.双栅具有分压作用，第八晶体管t8采用双栅的结构，可以降低第二节点n2点的电位，降低至-15～-20v。第二节点n2的电位降低量减小，可以减弱第八晶体管t8发生的dibl效应，dibl效应，是漏端引入的势垒降低(dibl，drain induced barrier lowering)效应，减少在第八晶体管t8截止时的漏电流，有利于减少第八晶体管t8的漏电流对第六晶体管t6在导通时的干扰，使得第八晶体管t8更稳定的工作，降低出现负漂、母拉等现象的风险。
256.图23为本公开实施例五所述的移位寄存器单元的等效原理图；
257.可选地，稳压子电路200还可以包括第五电容c5，第五电容c5的第一端与一个直流电压端电连接，所述直流电压端例如可以为第一电压端vgh或者第二电压端vgl，c5的第二端与第二节点n2电连接。采用第二电容c2和第五电容c5串联的结构，在输出端go输出的信号的电位发生跳变时，由于存在第二电容c2和第五电容c5的分压作用，可以降低第二节点n2的跳变电位，如可以由-15～-20v变为-10～-15v或者更高，也可以降低第八晶体管t8由于dibl效应导致的阈值电压的偏移，可以进一步地提高第八晶体管t8的稳定性。
258.需要说明的是，本公开实施例四和实施例五中的第八晶体管采用非常开管(相较于本公开实施例一、本公开实施例二和本公开实施例三而言，第八晶体管t8的控制极连接的是第二电压端vgl，第八晶体管t8是常开管)，在不要导通的时候，让第八晶体管t8截止，也可以降低第二节点n2对于第一节点n1的电位的影响，提高电路的稳定性。
259.图24为本公开实施例六所述的移位寄存器单元的等效原理图；
260.本公开实施例六所述的移位寄存器单元与本公开实施例一所述的移位寄存器单元的区别如下：c1的第一端与第一电压端vgh电连接。
261.在具体实施时，c1的第一端也可以与第一电压端vgh或第二电压端vgl等直流电压端电连接，同样可以稳定n4的电位。
262.本公开实施例六所述的移位寄存器单元的工作时序图与本公开实施例一所述的移位寄存器单元的工作时序图相同。
263.图25为本公开实施例七所述的移位寄存器单元的等效原理图；
264.本公开实施例七所述的移位寄存器单元与本公开实施例六所述的移位寄存器单元的区别如下：t5的栅极与cko电连接。
265.图25所示的本公开实施例七所述的移位寄存器单元的工作时序图如图26所示。
266.图26与图6的区别仅在于：在第三阶段p3，当cko提供低电压时，n3的电位被拉高；
267.在第六阶段p6，当cko提供低电压时，n4的电位被拉低。
268.在图26中，示出了ck提供的时钟信号的波形、cko提供的时钟信号的波形、cb提供的时钟信号的波形、input提供的信号的波形，n1的电位的波形、n2的电位的波形、n3的电位的波形、n4的电位的波形和go输出的信号的波形。
269.图27是本公开实施例八所述的移位寄存器单元的等效原理图；
270.本公开实施例八所述的移位寄存器单元与本公开实施例一所述的移位寄存器单元的区别如下：c1的第一端与输入端input电连接。
271.在具体实施时，c1的第一端还可以与输入端input电连接，同样可以稳定n4的电位。
272.图27所示的本公开实施例八所述的移位寄存器单元的工作时序图与本公开实施例一所述的移位寄存器单元的工作时序图相同。
273.图28为本公开实施例所述的驱动电路的示意图；
274.参照图28，本公开实施例所述的驱动电路适用于本公开实施例一、本公开实施例三、本公开实施例四、本公开实施例五、本公开实施例六、本公开实施例七和本公开实施例八所述的移位寄存器单元，为了方便描述，示出四个级的移位寄存器单元，驱动电路包括第一级移位寄存器单元st1、第二级移位寄存器单元st2、第三级移位寄存器单元st3和第四级移位寄存器单元st4。st1与第一扫描线s1电连接，st2与第二扫描线s2电连接，st3与第三扫描线s3电连接，st4与第四扫描线s4电连接，所有移位寄存器单元的第一电压端、第二电压端均分别与第一电源线、第二电源线连接，并且根据第一时钟信号线ecb提供的时钟信号和第二时钟信号线eck提供的时钟信号被驱动。st1、st2、st3至st4可具有相同的电路布局。st1、st2、st3至st4中的每一级移位寄存器单元包括输入端和输出端。每一级移位寄存器单元的输入端接收前一级移位寄存器单元的输出信号(即，扫描信号)或起始信号。例如，第一级移位寄存器单元st1的输入端与起始信号端stv电连接，其他级移位寄存器单元的输入端接收前一级移位寄存器单元的输出信号。
275.第i级移位寄存器单元(i是奇数)sti的第一时钟信号端cb与第一时钟信号线ecb电连接，第i级移位寄存器单元sti的第二时钟信号端ck与第二时钟信号线eck电连接。第i+1级移位寄存器单元sti+1的第一时钟信号端cb与第二时钟信号线eck电连接，第i+1级移位
寄存器单元sti+1的第二时钟信号端ck与第一时钟信号线ecb电连接。
276.第一时钟信号线ecb提供的时钟信号和第二时钟信号线eck提供的时钟信号具有相同的时间段并且具有不重叠的相位。具体地讲，虽然第一时钟信号线ecb提供的时钟信号和第二时钟信号线eck提供的时钟信号不被提供的时间可以重叠(例如，第一时钟信号线ecb提供的时钟信号和第二时钟信号线eck提供的时钟信号可同时具有高电压)，但是第一时钟信号线ecb提供的时钟信号和第二时钟信号线eck提供的时钟信号被提供的时间(例如，第一时钟信号ecb和第二时钟信号eck具有低电压的时间)不重叠。
277.图29为本公开另一实施例所述的驱动电路的示意图；
278.在图29中，标号为stv的为起始信号端；
279.图29所示的驱动电路适用于本公开实施例二所述的移位寄存器单元，与图28所示的实施例所述的驱动电路相比，相同之处不再赘述，图29所示的驱动电路的实施例与图28所示的驱动电路的实施例的不同之处在于第i级(i是奇数)移位寄存器单元sti还与第四时钟信号线cko电连接，第i+1级移位寄存器单元sti+1还与第三时钟信号线cbo电连接。其中，第三时钟信号线cbo提供的时钟信号与第一时钟信号反相，第四时钟信号线cko提供的时钟信号与第二时钟信号反相。
280.在本发明实施例中，第一时钟信号线提供的时钟信号的相位与所述第二时钟信号线提供的时钟信号的相位之间的相位差可以为90度，但不以此为限。
281.本技术中时钟信号相互反相是指两个时钟信号的电位在一个是高电位时，另一个是低电位，且不做严格限制，允许有较短时间的不反相，以本领域技术人员能够实现本技术技术方案就可以。
282.图30为本公开实施例所述的显示装置的示意图；
283.参照图30，显示装置可以包括扫描驱动器311(所述扫描驱动器可以包括上述的驱动电路)、数据驱动器312、时序控制器313和像素单元20，像素单元具有布置在第一扫描线s1至第n扫描线sn与第一数据线d1至第m数据线dm的交叉处的像素10，扫描驱动器311用于驱动s1至sn，数据驱动器312用于驱动d1至dm，时序控制器313用于控制扫描驱动器311和数据驱动器312。扫描驱动器311将扫描信号分别提供给s1至sn。例如，扫描驱动器311可将扫描信号顺序地提供给s1至sn。在这种情况下，以水平线为单元来选择像素10。为此，扫描驱动器311包括分别连接到扫s1至sn的移位寄存器单元。
284.在图30中，标号为s2的是第二扫描线，标号为d2的是第二数据线。
285.数据驱动器与扫描信号同步地将数据信号提供给数据线d1至dm。然后，与数据信号相应的电压被充入通过扫描信号选择的像素。时序控制器控制扫描驱动器和数据驱动器。此外，时序控制器将来自外部的数据(未示出)发送到数据驱动器。当提供扫描信号以充入与数据信号相应的电压并且将与充入的电压相应的电流提供给有机发光二极管(未示出)时，像素被选择以产生具有预定亮度分量的光分量。
286.在本公开实施例中，n和m可以都为大于1的整数。
287.在图30中，标号为vdd的为高电压，标号为vss的为低电压。
288.在本公开实施例中，所述显示装置可以为有机发光显示器，但不以此为限。
289.基于前述实施例的发明构思，本公开实施例还提供了一种显示装置，该显示装置包括采用前述实施例的驱动电路。显示装置可以为：手机、平板电脑、电视机、显示器、笔记
本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
290.虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。