电平转换芯片和显示装置的制作方法

本发明涉及显示技术领域，尤其是涉及一种电平转换芯片和显示装置。

背景技术：

当前显示装置的显示面板在采用goa方式(将栅驱动电路做在面板上，而不需要单独的栅驱动芯片)驱动时，显示装置必须配置电平转换芯片。

在实际应用中，电平转换芯片采用二进多出的方式生成显示面板需要的扫描信号(即下文中的低频时钟)，即根据输入的两个高频时钟信号，生成并输出2m个低频时钟信号，这2m个低频时钟信号分别输入对应数量的时钟信号线中，2n个goa单元连接到时钟信号线。

但是，当高频时钟出现脉冲信号丢失时，会出现某些低频时钟的高电平信号持续时间过长，进而会使得某些goa单元产生大电流，导致设备损坏。

具体的，以2m为4(即m＝2)为例对该技术问题进行详细说明。如图1所示，时序控制芯片10提供2个高频时钟ck1和ck2至电平转换芯片20，ck2比ck1落后1.5个周期t，电平转换芯片20根据高频时钟ck1和ck2输出4个低频时钟clkout1、clkout2、clkout3、clkout4，分别通过时钟信号线l1至l4输入到显示面板30，显示面板30内级联的goa单元31(图1中的31(n)等)按照图1所示的方式逐级连接至时钟信号线l1至l4，并基于低频时钟的高电平和低电平输出栅极扫描信号g(n)，具体的，在对应的低频时钟为高电平时输出高电平，在对应的低频时钟为低电平时输出低电平。

电平转换芯片20根据高频时钟ck1和ck2输出4个低频时钟clkout1、clkout2、clkout3、clkout4的原理如图2所示，高频时钟信号ck1的上升沿将依次触发低频时钟clkout1、clkout2、clkout3、clkout4的上升沿，高频时钟信号ck2的下降沿将依次触发低频时钟clkout1、clkout2、clkout3、clkout4的下降沿。

在实际工作过程中，高频时钟信号ck的部分脉冲信号的缺失，会导致某些clkout的高电平持续时间过长，从而导致关联clkout出现高电平重合；如图3所示，高频时钟ck2缺失了一个脉冲信号，导致clkout1和clkout3在t时间段内同时为高电平。

当前goa单元可以采用如图4所示的电路图，goa单元31(n)的输出g(n)受制于goa单元31(n-2)的输出g(n-2)、goa单元31(n+2)的输出g(n+2)以及连接的时钟信号线l3的时钟信号，由于goa单元31(n-2)和goa单元31(n+2)均连接时钟信号线l1，本申请将时钟信号线l1和时钟信号线l3记为对称时钟信号线，时钟信号线l1和时钟信号线l3对应的时钟通道记为对称时钟通道。

如图3以及图4所示，clkout1和clkout3在t时间段内同时为高电平，clkout1通过时钟信号线l1控制goa单元31(n-2)和goa单元31(n+2)的输出均为高，使得晶体管t21和t31打开，由于clkout3此时也为高电平，即goa单元31(n)的ck信号为高电平，相当于ck直接短路接地(图4中的vss信号)，会产生大电流，损坏设备芯片。

因此，当前电平转换芯片存在因高频时钟脉冲信号丢失导致所产生的低频时钟的高电平信号持续时间过长的技术问题，需要解决。

技术实现要素：

本发明提供一种电平转换芯片和显示装置，以解决当前时序控制芯片存在的在高频时钟脉冲信号丢失导致所产生的低频时钟的高电平信号持续时间过长的技术问题。

为解决上述问题，本发明提供的技术方案如下：

本发明提供一种电平转换芯片，应用于显示面板，其包括：

至少两个时钟输入通道，用于输入高频时钟；

2m个时钟输出通道，用于分别输出1个低频时钟；

芯片本体，用于根据所述高频时钟，分别向所述2m个时钟输出通道输入对应的低频时钟；

其中，至少第m1个时钟输出通道内设置有检测电路，所述检测电路用于根据所述第m1个时钟输出通道的输入低频时钟的电平信号以及第m2个时钟输出通道的输出低频时钟的电平信号，控制所述第m1个时钟输出通道的输出低频时钟，以使得所述第m1个时钟输出通道的输出低频时钟的电平信号和所述第m2个时钟输出通道的输出低频时钟的电平信号在同一时刻不都为高；所述m1、m2属于1至2m，且所述第m1个时钟输出通道和所述第m2个时钟输出通道互为对称时钟通道。

在本发明的电平转换芯片中，所述检测电路用于在所述第m1个时钟输出通道的输入低频时钟的电平信号为高、且所述第m2个时钟输出通道的输出低频时钟的电平信号为高时，控制所述第m1个时钟输出通道的输出低频时钟的电平信号不为高。

在本发明的电平转换芯片中，所述检测电路用于在所述第m1个时钟输出通道的输入低频时钟的电平信号为高、且所述第m2个时钟输出通道的输出低频时钟的电平信号为高时，控制所述第m1个时钟输出通道的输出低频时钟的电平信号为低。

在本发明的电平转换芯片中，所述检测电路用于在所述第m1个时钟输出通道的输入低频时钟的电平信号为高、且所述第m2个时钟输出通道的输出低频时钟的电平信号为高时，控制所述第m1个时钟输出通道的输出端停止输出时钟。

在本发明的电平转换芯片中，所述检测电路用于在所述第m1个时钟输出通道的输入低频时钟的电平信号为高、且所述第m2个时钟输出通道的输出低频时钟的电平信号为高时，控制所述第m1个时钟输出通道的输出端输出错误信号。

在本发明的电平转换芯片中，所述检测电路还用于在检测到复位信号时，控制所述第m1个时钟输出通道的输出端停止输出错误信号。

在本发明的电平转换芯片中，所有的时钟输出通道内均设置有所述检测电路。

在本发明的电平转换芯片中，所述检测电路包括反相器以及第一乘法器；其中：

所述反相器的输入端电连接所述第m2个时钟输出通道的输出端，所述反相器的输出端电连接所述第一乘法器的第一输入端；

所述第一乘法器的第二输入端电连接所述第m1个时钟输出通道的输入端，所述第一乘法器的输出端电连接所述第m1个时钟输出通道的输出端。

在本发明的电平转换芯片中，所述检测电路还包括第二乘法器；其中：

所述第二乘法器的第一输入端电连接所述第m1个时钟输出通道的输入端，第二输入端电连接所述第m2个时钟输出通道的输出端，输出端电连接所述第m1个时钟输出通道的输出端。

同时，本发明提供了一种显示装置，其包括上述的电平转换芯片。

有益效果：本发明提供一种电平转换芯片和显示装置，该电平转换芯片通过在时钟输出通道内检测电路，利用该检测电路根据时钟输出通道的输入低频时钟的电平信号以及对称时钟输出通道的输出低频时钟的电平信号，控制时钟输出通道的输出低频时钟，以使得时钟输出通道的输出低频时钟的电平信号和对称时钟输出通道的输出低频时钟的电平信号在同一时刻不都为高；该方案解决了时序控制芯片在高频时钟脉冲信号丢失时所产生的低频时钟的高电平信号持续时间过长的技术问题，进而避免了大电流等导致的设备损坏。

附图说明

为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为显示装置的一种结构示意图；

图2为当前电平转换芯片在高频时钟正常时的一种工作时序图；

图3为当前电平转换芯片在高频时钟异常时的一种工作时序图；

图4为goa单元的一种电路示意图；

图5为本发明实施例提供的电平转换芯片的一种电路示意图；

图6为本发明实施例提供的检测电路的一种电路示意图；

图7至图9为本发明实施例提供的电平转换芯片进行异常修正后的三种工作时序图；

图10为本发明实施例提供的电平转换芯片的另一种电路示意图；

图11为显示装置的另一种结构示意图；

图12为goa单元的另一种电路示意图；

图13为本发明实施例提供的电平转换芯片的又一种电路示意图。

具体实施方式

以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。

本发明针对当前电平转换芯片存在因高频时钟信号脉冲信号丢失导致大电流的技术问题，本发明实施例可以解决。

如图5所示，本发明实施例提供一种电平转换芯片，该电平转换芯片20包括：

至少两个时钟输入通道201，用于输入高频时钟ck；

2m个时钟输出通道202(包括图5中的时钟输出通道202-1至时钟输出通道202-2m)，用于分别输出1个低频时钟clkout(图5中输出端b-1至输出端b-2m输出的clkout1-l至clkout2m-l)；其中，第i个时钟输出通道与第m+i个时钟输出通道互为对称时钟通道，m为大于1的正整数，i属于1至m；每个时钟输出通道202均包括输入端a(即图5中的输入端a-1至输入端a-2m)和输出端b(即图5中的输出端b-1至输出端b-2m)；

芯片本体203，用于根据所述高频时钟，分别通过输入端a(即图5中的输入端a-1至输入端a-2m)向所述2m个时钟输出通道输入对应的低频时钟；具体用于基于高频时钟信号ck1的上升沿将依次触发待输出的低频时钟clkout1-f、clkouti-f、clkoutn-f、clkout2m-f等的上升沿，基于高频时钟信号ck2的下降沿将依次触发待输出的低频时钟clkout1-f、clkouti-f、clkoutn-f、clkout2m-f等的下降沿等；

其中，至少第m1个时钟输出通道(即图5中的1至2m中的任意一个，m大于等于2)内设置有检测电路204，所述检测电路204用于根据所述第m1个时钟输出通道的输入低频时钟(图5中输入至输入端a-1至a-2m的clkout1-f至clkout2m-f)的电平信号以及第m2个时钟输出通道的输出低频时钟(图5中输出端b-1至b-2m输出的clkout1-l至clkout2m-l)的电平信号，控制所述第m1个时钟输出通道的输出低频时钟，以使得所述第m1个时钟输出通道的输出低频时钟的电平信号和所述第m2个时钟输出通道的输出低频时钟的电平信号在同一时刻不都为高。

在图5中，相同的编号代表电性连接，例如时钟通道202-1中检测电路204的输入b-m+1与时钟通道202-m+1中检测电路204的输出端b-m+1电性连接，其他与其类似。

在本申请的实施例中，调整低频时钟信号的方式，可以针对该对称时钟通道中的一个通道或者两个通道的输出进行控制，例如针对对称时钟通道202-i和202-m+i，可以仅控制时钟通道202-i的输出，也可以仅控制时钟通道202-m+i的输出，还可以同时控制时钟通道202-i和202-m+i的输出，下文以仅控制时钟通道202-i的输出为例进行说明，其他与其类似，不再赘述。

其中，所述m1、m2属于1至2m，且所述第m1个时钟输出通道和所述第m2个时钟输出通道互为对称时钟通道；例如在图1以及图5所示的goa布局电路中，当m1为i时，m2为m+i，当m1为m+i时，m2为i，i属于1至m；当然在其他goa布局电路中，也可是其他的对称方式，仅需要根据图4所示的goa电路具体分析即可。

在一种实施例中，可以仅在容易出现大电流的时钟输出通道内设置所述检测电路，例如仅在图1中时钟信号线l3对应的时钟输出通道内设置检测电路，以降低芯片制备成本。

在一种实施例中，所有的时钟输出通道内均设置有所述检测电路，这样可以针对所有时钟输出通道输出的时钟都进行检测控制，可以避免任意场景下高频时钟的脉冲信号丢失导致的大电流，效果更好。

本实施例提供的电平转换芯片，通过在时钟输出通道202内检测电路204，利用该检测电路204根据时钟输出通道的输入低频时钟的电平信号以及对称时钟输出通道的输出低频时钟的电平信号，控制时钟输出通道的输出低频时钟，以使得时钟输出通道的输出低频时钟的电平信号和对称时钟输出通道的输出低频时钟的电平信号在同一时刻不都为高；该方案解决了时序控制芯片在高频时钟脉冲信号丢失时所产生的低频时钟的高电平信号持续时间过长的技术问题，进而避免了大电流等导致的设备损坏。

在一种实施例中，所述检测电路用于在所述第m1个时钟输出通道的输入低频时钟的电平信号为高、且所述第m2个时钟输出通道的输出低频时钟的电平信号为高时，控制所述第m1个时钟输出通道的输出低频时钟的电平信号不为高。电平信号不为高可以是多种实现方式，例如下文的电平信号为低电平、错误信号以及不输出电信号等方式，这些方式只要可以实现对称时钟通道的输出时钟在同一时间不都为高即可。

在一种实施例中，所述检测电路用于在所述第m1个时钟输出通道的输入低频时钟的电平信号为高、且所述第m2个时钟输出通道的输出低频时钟的电平信号为高时，控制所述第m1个时钟输出通道的输出低频时钟的电平信号为低。

例如，如图7所示，在m＝2时，针对图3中高频时钟相同位置的脉冲信号缺失，在t时间段内，第3个时钟输出通道的输出低频时钟的强制性的调整为低电平(即vss)；此时，针对图4所示的电路，晶体管t11、t31、t41的栅极电压为低，晶体管t11、t31、t41关闭，clkout1与vss断路，不会产生大电流，基于电容c的电压，晶体管t21打开，goa单元31(n)的输出g(n)与clkout1相应的高电位，打开对应的像素电路，显示装置正常工作。

在本发明的电平转换芯片中，所述检测电路用于在所述第m1个时钟输出通道的输入低频时钟的电平信号为高、且所述第m2个时钟输出通道的输出低频时钟的电平信号为高时，控制所述第m1个时钟输出通道的输出端停止输出时钟，直至下一个时钟周期(即低频时钟的周期t)。

例如，如图8所示，在m＝2时，针对图3中高频时钟相同位置的脉冲信号缺失，在t时间段内，第3个时钟输出通道的停止输出低频时钟；此时，针对图4所示的电路，晶体管t11、t31、t41的栅极无电压，晶体管t11、t31、t41关闭，clkout1与vss断路，不会产生大电流，基于电容c的电压，晶体管t21打开，goa单元31(n)的输出g(n)与clkout1相应的高电位，打开对应的像素电路，显示装置正常工作。

在本发明的电平转换芯片中，所述检测电路用于在所述第m1个时钟输出通道的输入低频时钟的电平信号为高、且所述第m2个时钟输出通道的输出低频时钟的电平信号为高时，控制所述第m1个时钟输出通道的输出端输出错误信号，直至下一个时钟周期(即低频时钟的周期t)。

例如，如图9所示，在m＝2时，针对图3中高频时钟相同位置的脉冲信号缺失，在t时间段内，第3个时钟输出通道输出错误信号(一般为0v以下电压)；此时，针对图4所示的电路，晶体管t11、t31、t41的栅极小于0，晶体管t11、t31、t41关闭，clkout1与vss断路，不会产生大电流，基于电容c的电压，晶体管t21打开，goa单元31(n)的输出g(n)与clkout1相应的高电位，打开对应的像素电路，显示装置正常工作。

在本发明的电平转换芯片中，所述检测电路还用于在检测到复位信号时，控制所述第m1个时钟输出通道的输出端停止输出错误信号。例如，复位信号可以由芯片本体周期性生成，检测电路在检测到复位信号时，控制所述第m1个时钟输出通道的输出端停止输出错误信号，并正常输出低频时钟。

在一种实施例中，所有的时钟输出通道内均设置有所述检测电路。

如图6所示，在一种实施例中，针对第i个时钟输出通道，其对称时钟输出通道为时钟输出通道m+i，该第i个时钟输出通道中的检测电路204包括反相器61以及第一乘法器62；其中：

所述反相器61的输入端电连接所述第m+i个时钟输出通道的输出端b-m+i，所述反相器61的输出端电连接所述第一乘法器62的第一输入端；

所述第一乘法器62的第二输入端电连接所述第i个时钟输出通道的输入端a-i，所述第一乘法器62的输出端电连接所述第i个时钟输出通道的输出端b-i。

在一种实施例中，如图6所示，所述检测电路204还包括第二乘法器63；其中：

所述第二乘法器63的第一输入端电连接所述第i个时钟输出通道的输入端a-i，第二输入端电连接所述第m+i个时钟输出通道的输出端b-m+i，输出端电连接所述第i个时钟输出通道的输出端b-i。

现针对图6所示电路的工作原理进行说明：

在高频时钟ck无脉冲缺失时，芯片本体产生的波形如图2所示，低频时钟clkouti-f和低频时钟clkoutm+i-f的高低电平相反，检测电路204的检测结果为对称时钟通道输出的低频时钟不同时为高，不控制第i个时钟输出通道的输出端b-i的输出电位，低频时钟clkouti-f和低频时钟clkouti-l波形相同，低频时钟clkoutm+i-f和低频时钟clkoutm+i-l波形相同；

在高频时钟ck存在脉冲缺失时，芯片本体产生的波形如图3所示，低频时钟clkouti-f和低频时钟clkoutm+i-f在t时间段内都为高，检测电路204的检测结果为对称时钟通道输出的低频时钟同时为高，控制第i个时钟输出通道的输出端b-i(例如图7中的clkout3)的输出电位，低频时钟clkouti-f和低频时钟clkouti-l波形不相同，低频时钟clkoutm+i-f和低频时钟clkoutm+i-l波形相同。

同时，本申请还提供了一种显示装置，该显示装置包括时序控制芯片10、电平转换芯片20以及显示面板30，其电平转换芯片20为图5至图9所示的芯片。

当2m＝4时，显示装置的结构如图1所示，goa单元连接方式如图1所示，goa单元的电路如图4所示；此时电平转换芯片20的具体结构如图10所示，即时钟通道202-1和时钟通道202-3对称，时钟通道202-2和时钟通道202-4对称。

当2m＝8时，显示装置的结构如图11所示，goa单元连接方式如图11所示，goa单元的电路如图12所示；此时电平转换芯片20的具体结构如图13所示，即时钟通道202-1和时钟通道202-5对称，时钟通道202-2和时钟通道202-6对称、即时钟通道202-3和时钟通道202-7对称，时钟通道202-4和时钟通道202-8对称。

根据以上实施例可知：

本发明实施例提供一种电平转换芯片和显示装置，该电平转换芯片通过在时钟输出通道内检测电路，利用该检测电路根据时钟输出通道的输入低频时钟的电平信号以及对称时钟输出通道的输出低频时钟的电平信号，控制时钟输出通道的输出低频时钟，以使得时钟输出通道的输出低频时钟的电平信号和对称时钟输出通道的输出低频时钟的电平信号在同一时刻不都为高；该方案解决了时序控制芯片在高频时钟脉冲信号丢失时所产生的低频时钟的高电平信号持续时间过长的技术问题，进而避免了大电流等导致的设备损坏。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。