一种移位寄存电路、移位寄存器、显示面板及显示装置的制作方法

1.本发明实施例涉及显示技术领域，尤其涉及一种移位寄存电路、移位寄存器、显示面板及显示装置。


背景技术：

2.随着显示技术的发展，人们对显示质量的要求也越来越高。现有技术中，在显示面板中设置有像素电路，通过扫描驱动电路输出驱动信号，以驱动显示面板中的像素电路进行画面的显示。驱动电路通常包括多个级联的移位寄存器，但是，现有的移位寄存器输出的信号容易出现不稳定的问题，从而影响整个显示装置的显示品质。


技术实现要素：

3.本发明提供了一种移位寄存电路、移位寄存器、显示面板及显示装置，以保证移位寄存电路的输出信号的稳定性，提高显示品质。
4.第一方面，本发明实施例提供了一种移位寄存电路，包括：第一控制模块、第二控制模块、互锁模块和输出模块；
5.所述第一控制模块分别与信号输入端、第一时钟端、第二时钟端和第一节点电连接，用于根据所述第一时钟端的第一时钟信号、所述第二时钟端的第二时钟信号和所述信号输入端的输入信号，控制所述第一节点的电位；
6.所述第二控制模块分别与所述信号输入端、所述第一时钟端、第一电平端和第二节点电连接；所述第二控制模块用于根据所述输入信号、所述第一时钟信号和所述第一电平端的第一电平信号，控制所述第二节点的电位；
7.互锁模块分别与所述第一电平端、所述第一节点和所述第二节点的电位；所述互锁模块用于根据所述第一节点的电位，控制所述第一电平信号向所述第二节点传输的路径，以及根据所述第二节点的电位，控制所述第一电平信号向所述第一节点传输的路径；
8.所述输出模块分别与所述第一电平端、所述第一节点、所述第二节点、第二电平端和信号输出端；所述输出模块用于根据所述第一节点的电位，控制所述第二电平端的第二电平信号向所述信号输出端传输的传输路径，以及根据所述第二节点的电位，控制所述第一电平信号向所述信号输出端传输的传输路径。
9.第二方面，本发明实施例还提供了一种移位寄存器，其特征在于，包括级联的多个如第一方面所述的移位寄存电路；
10.其中，第一级所述移位寄存电路的信号输入端接收起始脉冲信号；除第一一级的所述移位寄存电路之外，其余每一级所述移位寄存电路的信号输入端与前一级所述移位寄存电路的信号输出端电连接；各级所述移位寄存电路的信号输出端输出的使能信号依次移位。
11.第三方面，本发明实施例还提供了一种显示面板，包括：阵列排布的多个像素电路和第二方面所述的移位寄存器；
12.位于同一行的至少部分所述像素电路与所述移位寄存器中同一级移位寄存电路电连接。
13.第四方面，本发明实施例还提供了显示装置，包括第三方面所述的显示面板。
14.本发明的技术方案，通过第一控制模块根据第一时钟端的第一时钟信号、第二时钟端的第二时钟信号和信号输入端的输入信号，控制第一节点的电位，使得第一节点的电位不会随着时间的推移而向非使能电平变化，第一节点能够为持续稳定的使能电平，提升第一节点电位的稳定。第二控制模块根据输入信号、第一时钟信号和第一电平端的第一电平信号，控制第二节点的电位。互锁模块可根据第一节点的电位控制第一电平信号向第二节点传输的路径，以及根据第二节点的电位控制第一电平信号向第一节点传输的路径，使得信号输出端在需要输出第一电平信号时，第二节点的电位为能够控制输出模块传输第一电平信号至信号输出端的使能电平，第一节点的电位为无法控制输出模块传输第二电平信号至信号输出端的非使能电平；而信号输出端在需要输出第二电平信号时，第一节点的电位为能够控制输出模块传输第二电平信号至信号输出端的使能电平，第二节点的电位为无法控制输出模块传输第一电平信号至信号输出端的非使能电平，从而使得第一节点的电位与第二节点的电位相互钳制，保证移位寄存电路有序工作，提高移位寄存电路输出信号的准确性和稳定性，进而提高显示品质。
15.应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
16.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1为本发明实施例提供的一种移位寄存电路的结构示意图；
18.图2为本发明实施例提供的另一种移位寄存电路的结构示意图；
19.图3为本发明实施例提供的又一种移位寄存电路的结构示意图；
20.图4为本发明实施例提供的又一种移位寄存电路的结构示意图；
21.图5为本发明实施例提供的又一种移位寄存电路的结构示意图；
22.图6为本发明实施例提供的又一种移位寄存电路的结构示意图；
23.图7为本发明实施例提供的又一种移位寄存电路的结构示意图；
24.图8为本发明实施例提供的又一种移位寄存电路的结构示意图；
25.图9为本发明实施例提供的又一种移位寄存电路的结构示意图；
26.图10为本发明实施例提供的又一种移位寄存电路的结构示意图；
27.图11为本发明实施例提供的又一种移位寄存电路的结构示意图；
28.图12为本发明实施例提供的一种移位寄存电路的驱动时序图；
29.图13为本发明实施例提供的一种移位寄存器的结构示意图；
30.图14为本发明实施例提供的一种显示面板的结构示意图；
31.图15为本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
32.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
33.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
34.图1为本发明实施例提供的一种移位寄存电路的结构示意图，如图1所示，该移位寄存电路包括第一控制模块10、第二控制模块20、互锁模块30和输出模块40。
35.第一控制模块10分别与信号输入端in、第一时钟端ck、第二时钟端xck和第一节点n1电连接，用于根据第一时钟端ck的第一时钟信号ck、第二时钟端xck的第二时钟信号xck和信号输入端in的输入信号vin，控制第一节点n1的电位。
36.第二控制模块20分别与信号输入端in、第一时钟端ck、第一电平端vgh和第二节点n2电连接；第二控制模块20用于根据输入信号vin、第一时钟信号ck和第一电平端vgh的第一电平信号vgh，控制第二节点n2的电位。
37.互锁模块30分别与第一电平端vgh、第一节点n1和第二节点n2电连接；互锁模块30用于根据第一节点n1的电位，控制第一电平信号vgh向第二节点n2传输的路径，以及根据第二节点n2的电位，控制第一电平信号vgh向第一节点n1传输的路径。
38.输出模块40分别与第一电平端vgh、第一节点n1、第二节点n2、第二电平端vgl和信号输出端out电连接；输出模块40用于根据第一节点n1的电位，控制第二电平端vgl的第二电平信号vgl向信号输出端out传输的传输路径，以及根据第二节点n2的电位，控制第一电平信号vgh向信号输出端out传输的传输路径。
39.其中，第一时钟信号ck可为高电平信号(例如vgh)和低电平信号(例如vgl)交替进行的脉冲信号，同样的，第二时钟信号xck也可以为高电平信号vgh和低电平信号vgl交替进行的脉冲信号。通常一个高电平信号vgh和与其连续的一个低电平信号vgl构成一个脉冲周期。第二时钟信号xck与第一时钟信号ck的使能电平互不交叠，即在第一时钟信号ck为高电平信号vgh时，第二时钟信号xck可为低电平信号vgl，反之，在第一时钟信号ck为低电平信号vgl时，第二时钟信号xck可为高电平信号vgh。低电平信号vgl可以为第一时钟信号ck和第二时钟信号xck的使能电平，高电平信号vgh为第一时钟信号ck和第二时钟信号xck的非使能电平；或者，高电平信号vgh可以为第一时钟信号ck和第二时钟信号xck的使能电平，低电平信号vgl为第一时钟信号ck和第二时钟信号xck的非使能电平。可以理解的是，第一时钟信号ck和第二时钟信号xck的使能电平和非使能电平的高低可以根据需要进行设置，本发明实施例对此不做具体限定。
40.第一电平端vgh的第一电平信号vgh与第二电平端vgl的第二电平信号vgl可以为固定信号，例如当第一电平端vgh的第一电平信号vgh为高电平信号(例如vgh)时，第二电平端vgl的第二电平信号vgl可以为低电平信号(例如vgl)；反之，当第一电平端vgh的第一电平信号vgh为低电平信号vgl时，第二电平端vgl的第二电平信号vgl可以为高电平信号vgh。可以理解的是，第一电平端vgh的第一电平信号vgh和第二电平端vgl的第二电平信号vgl可以根据需要进行设置，本发明实施例对此不做具体限定。
41.具体的，第一控制模块10可以在第一时钟信号ck和第二时钟信号xck的控制下，控制第一节点n1的电位，使得第一节点n1的电位与输入信号vin相匹配，或者，使第一节点n1的电位与第二时钟信号xck的使能电平相匹配，进而使第一节点n1的电位不会随着时间的推移而向非使能电平变化，第一节点n1能够为持续稳定的使能电平，实现稳定第一节点n1的电位的作用。如此，当第一节点n1为持续稳定的使能电平时，输出模块40能够在第一节点n1的使能电平的控制下，控制第二电平端vgl的第二电平信号vgl传输至信号输出端out。相应的，第二控制模块20可以在输入信号vin、第一时钟信号ck和第一电平端vgh的第一电平信号vgh的控制下，控制第二节点n2的电位，以在第二节点n2的电位为使能电平时，可以控制输出模块40将第一电平端vgh的第一电平信号vgh传输至信号输出端out。
42.进一步的，在信号输出端out需要输出第一电平信号vgh时，第二节点n2的电位应为能够控制输出模块40传输第一电平信号vgh至信号输出端out的使能电平，此时，为确保信号输出端out所输出的第一电平信号vgh的准确性，第一节点n1的电位应为无法控制输出模块40传输第二电平信号vgl至信号输出端out的非使能电平；而在信号输出端out需要输出第二电平信号vgl时，第一节点n1的电位应为能够控制输出模块40传输第二电平信号vgl至信号输出端out的使能电平，此时，为确保信号输出端out所输出的第二电平信号vgl的准确性，第二节点n2的电位应为无法控制输出模块40传输第一电平信号vgh至信号输出端out的非使能电平。如此，互锁模块30可根据第一节点n1的电位，控制第一电平信号vgh向第二节点n2传输的路径，即在第一节点n1的电位为使能电平(低电平vgl)时，互锁模块30控制第一电平信号vgh向第二节点n2传输的路径处于导通状态，使得第二节点n2的电位与第一电平信号vgh相匹配，且为非使能电平(高电平vgh)。互锁模块30还根据第二节点n2的电位，控制第一电平信号vgh向第一节点n1传输的路径，即在第二节点n2的电位为使能电平(低电平vgl)时，互锁模块30控制第一电平信号vgh向第一节点n1传输的路径处于导通状态，使得第一节点n1的电位与第一电平信号vgh相匹配，且为非使能电平(高电平vgh)从而使得第一节点n1的电位与第二节点n2的电位相互钳制，保证移位寄存电路有序工作，提高移位寄存电路输出信号的准确性和稳定性。
43.其中，在一可选的实施例中，当输出模块40将第二电平端vgl的第二电平信号vgl传输至信号输出端out时，可以认为移位寄存电路输出信号为能够控制显示面板的像素电路中晶体管导通的使能电平；而当输出模块40将第一电平端vgh的第一电平信号vgh传输至信号输出端out时，可以认为移位寄存电路输出信号为能够控制显示面板的像素电路中晶体管关闭的非使能电平；或者，在另一可选的实施例中，当输出模块40将第二电平端vgl的第二电平信号vgl传输至信号输出端out时，可以认为移位寄存电路输出信号为能够控制显示面板的像素电路中晶体管关闭的非使能电平；而当输出模块40将第一电平端vgh的第一电平信号vgh传输至信号输出端out时，可以认为移位寄存电路输出信号为能够控制显示面
板的像素电路中晶体管导通的使能电平。信号输出端的输出信号的使能电平和非使能电平的高低与像素电路中晶体管的类型相关，本发明实施例对此不做具体限定。
44.本发明实施例中，通过第一控制模块根据第一时钟端的第一时钟信号、第二时钟端的第二时钟信号和信号输入端的输入信号，控制第一节点的电位，使得第一节点的电位不会随着时间的推移而向非使能电平变化，第一节点能够为持续稳定的使能电平，提升第一节点电位的稳定。第二控制模块根据输入信号、第一时钟信号和第一电平端的第一电平信号，控制第二节点的电位。互锁模块可根据第一节点的电位控制第一电平信号向第二节点传输的路径，以及根据第二节点的电位控制第一电平信号向第一节点传输的路径，使得信号输出端在需要输出第一电平信号时，第二节点的电位为能够控制输出模块传输第一电平信号至信号输出端的使能电平，第一节点的电位为无法控制输出模块传输第二电平信号至信号输出端的非使能电平；而信号输出端在需要输出第二电平信号时，第一节点的电位为能够控制输出模块传输第二电平信号至信号输出端的使能电平，第二节点的电位为无法控制输出模块传输第一电平信号至信号输出端的非使能电平，从而使得第一节点的电位与第二节点的电位相互钳制，保证移位寄存电路有序工作，提高移位寄存电路输出信号的准确性和稳定性，进而提高显示品质。
45.可以理解的是，使能电平和非使能电平的高低与其所控制的模块的结构相关，例如，当模块包括晶体管且晶体管为p沟道晶体管时，使能电平为低电平，非使能电平为高电平；而当模块包括晶体管且晶体管为n沟道晶体管时，使能电平为高电平，非使能电平为低电平。在本发明实施例中可根据实际需要限定使能电平和非使能电平的高低。为便于描述，在没有特殊说明的情况下，本发明实施例均以输入至移位寄存电路的信号中使能电平为低电平，非使能电平为高电平，而移位寄存电路中信号输出端输出至显示面板中像素电路的输出信号中使能电平为高电平，非使能电平为低电平为例。
46.可选的，图2为本发明实施例提供的另一种移位寄存电路的结构示意图，如图2所示，输出模块40包括第一输出晶体管t1和第二输出晶体管t2；第一输出晶体管t1的栅极与第二节点n2电连接，第一输出晶体管t1的第一极与第一电平端vgh电连接，第一输出晶体管t1的第二极与信号输出端out电连接；第二输出晶体管t2的栅极与第一节点n1电连接，第二输出晶体管t2的第一极与第二电平端vgl电连接，第二输出晶体管t2的第二极与信号输出端out电连接。
47.可以理解的，输出模块40还包括电连接于第一电平端vgh和第二节点n2之间的电容c400，以对第二节点n2的电位进行存储，维持第二节点n2的电位的稳定。
48.其中，第一输出晶体管t1和第二输出晶体管t2的沟道类型可以相同或不同，本发明实施例对此不做限定。当第一输出晶体管t1为p沟道晶体管时，控制第一输出晶体管t1导通的第二节点n2的使能电平为低电平vgl，使第一电平端vgh的第一电平信号vgh传输至信号输出端out，反之，控制第一输出晶体管t1关断的第二节点n2的非使能电平为高电平vgh。而当第一输出晶体管t1为n沟道晶体管时，控制第一输出晶体管t1导通的第二节点n2的使能电平为高电平vgh，使第一电平端vgh的第一电平信号vgh传输至信号输出端out，反之，控制第一输出晶体管t1关断的第二节点n2的非使能电平为低电平vgl。
49.同理，当第二输出晶体管t2为p沟道晶体管时，控制第二输出晶体管t2导通的第一节点n1的使能电平为低电平vgl，使第二电平端vgl的第二电平信号vgl传输至信号输出端
out，反之，控制第二输出晶体管t2关断的第一节点n1的非使能电平为高电平vgh。而当第二输出晶体管t2为n沟道晶体管时，控制第二输出晶体管t2导通的第一节点n1的使能电平为高电平vgh，使第二电平端vgl的第二电平信号vgl传输至信号输出端out，反之，控制第二输出晶体管t2关断的第一节点n1的非使能电平为低电平vgl。
50.示例性的，图2示出了第一输出晶体管t1和第二输出晶体管t2均为p沟道晶体管的结构示意图，如此，在第一节点n1的使能电平为低电平vgl时，互锁模块30可根据第一节点n1的低电平vgl，控制第一电平信号vgh(高电平vgh)向第二节点n2传输的路径处于导通状态，使第一电平信号vgh(高电平vgh)传输至第二节点n2，进而控制第一输出晶体管t1关断，而第二输出晶体管t2在第一节点n1的低电平vgl的控制下导通，从而使第二电平端vgl的第二电平信号vgl(低电平vgl)传输至信号输出端out。相应的，在第二节点n2的使能电平为低电平vgl时，互锁模块30可根据第二节点n2的低电平vgl，控制第一电平信号vgh(高电平vgh)向第一节点n1传输的路径处于导通状态，使第一电平信号vgh(高电平vgh)传输至第一节点n1，进而控制第二输出晶体管t2关断，而第一输出晶体管t1在第二节点n2的低电平vgl的控制下导通，从而使第一电平端vgh的第一电平信号vgh(高电平vgh)传输至信号输出端out。
51.可选的，图3为本发明实施例提供的又一种移位寄存电路的结构示意图，如图3所示，第一控制模块10包括信号输入单元11、稳压单元12、电荷泵单元13和隔离单元14；信号输入单元11分别与信号输入端in、第一时钟端ck、第三节点n3和第四节点n4电连接；信号输入单元11用于根据输入信号vin和第一时钟信号ck，控制第三节点n3和第四节点n4的电位；稳压单元12分别与第一节点n1和第三节点n3电连接；稳压单元12用于导通第一节点n1与第三节点n3之间的通路；电荷泵单元13分别与第二时钟端xck和第四节点n4电连接；电荷泵单元13用于控制由第二时钟端xck耦合至第四节点n4的信号量；隔离单元14电连接于第四节点n4与第一节点n1之间；隔离单元14用于在根据第一节点n1与第四节点n4之间的电位差，控制第四节点n4的电位向第一节点n1传输的路径。
52.具体的，信号输入单元11可在第一时钟端ck的第一时钟信号ck的控制下，控制信号输入端in的输入信号vin分别向第三节点n3和第四节点n4传输的传输路径，即在第一时钟信号ck为使能电平时，输入信号vin可通过信号输入单元11分别传输至第三节点n3和第四节点n4，并且，在稳压单元12导通第一节点n1与第三节点n3之间的通路时，第三节点n3的电位继续传输至第一节点n1。而在第一时钟信号ck为非使能电平时，输入信号vin无法通过信号输入单元11传输至第三节点n3和第四节点n4，此时，可由电荷泵单元120控制第二时钟端xck的第二时钟信号xck耦合至第四节点n4，并控制由第二时钟端xck耦合至第四节点n4的信号量。同时，隔离单元14还可以根据第一节点n1与第四节点n4之间的电位差，控制第四节点n4的电位向第一节点n1传输的路径，即在第一节点n1与第四节点n4之间的电位差满足隔离单元14的导通条件时，将第四节点n4的电位传输至第一节点n1，使第一节点n1电位能够稳定维持在使能电平范围内，反之，在第一节点n1与第四节点n4之间的电位差不满足隔离单元14的导通条件时，可以避免电荷泵单元13控制由第二时钟端xck耦合至第四节点n4的信号量对第一节点n1的影响，以维持第一节点n1电位的稳定，从而保证信号输出端out的准确输出，提高移位寄存电路的输出稳定，进而提升显示装置的显示品质。
53.可选的，继续参考图3，电荷泵单元13包括第一电容c1；第一电容c1的第一极板与
第二时钟端xck电连接，第一电容c1的第二极板与第四节点n4电连接。如此，当第二时钟端xck的第二时钟信号xck由使能电平(即低电平vgl)向非使能电平(即高电平vgh)跳变时，在第一电容c1的耦合作用下，第四节点n4的电位被抬升至与第二时钟信号xck的跳变量相当的电位，反之，当第二时钟端xck的第二时钟信号xck由非使能电平(即高电平vgh)向使能电平(即低电平vgl)跳变时，在第一电容c1的耦合作用下，第四节点n4的电位能够被拉低至与第二时钟信号xck的跳变量相当的电位。
54.在一可选的实施例中，图4为本发明实施例提供的又一种移位寄存电路的结构示意图，如图4所示，信号输入单元11包括第一输入晶体管t3和第二输入晶体管t4；第一输入晶体管t3的栅极和第二输入晶体管t4的栅极均与第一时钟端ck电连接，第一输入晶体管t3的第一极和第二输入晶体管t4的第一极均与信号输入端in电连接；第一输入晶体管t3的第二极与第三节点n3电连接，第二输入晶体管t4的第二极与第四节点n4电连接。
55.具体的，第一时钟端ck的第一时钟信号ck能够控制第一输入晶体管t3导通或关断，以在第一输入晶体管t3处于导通状态时，将信号输入端in的输入信号vin传输至第三节点n3，以及控制第二输入晶体管t4导通或关断，以在第二输入晶体管t4处于导通状态时，将信号输入端in的输入信号vin传输至第四节点n4。其中，第一输入晶体管t3和第二输入晶体管t4可均为p沟道晶体管，也可均为n沟道晶体管。
56.示例性的，当第一输入晶体管t3和第二输入晶体管t4均为p沟道晶体管时，第一时钟信号ck的使能电平为能够控制第一输入晶体管t3和第二输入晶体管t4处于导通状态的低电平vgl，第一时钟信号ck的非使能电平为能够控制第一输入晶体管t3和第二输入晶体管t4处于关断状态的高电平vgh；而当第一输入晶体管t3和第二输入晶体管t4均为n沟道晶体管时，第一时钟信号ck的使能电平为能够控制第一输入晶体管t3和第二输入晶体管t4处于导通状态的高电平vgh，第一时钟信号ck的非使能电平为能够控制第一输入晶体管t3和第二输入晶体管t4处于关断状态的低电平vgl。需要说明的是，图4仅示例性的示出第一输入晶体管t3和第二输入晶体管t4均为p沟道的晶体管的移位寄存电路结构示意图，但并不限于此。
57.在另一可选的实施例中，图5为本发明实施例提供的又一种移位寄存电路的结构示意图，如图5所示，第三节点n3与第四节点n4为同一节点；第一输入晶体t3管复用为第二输入晶体管t4。如此，通过将第一输入晶体t3管复用为第二输入晶体管t4，可以减少移位寄存电路中总晶体管的数量，进而减少移位寄存电路的占用面积，利于显示面板的高ppi设计。
58.可以理解的是，在没有特殊说明的情况下，以下实施例提供的移位寄存电路中的信号输入单元11均以图4中所示的结构为例对本发明实施例的技术方案进行是示例性的说明，但本发明实施例的技术方案可根据需要进行调整，并不限于此。
59.可选的，图6为本发明实施例提供的又一种移位寄存电路的结构示意图，如图6所示，稳压单元12包括第一稳压晶体管t5；第一稳压晶体管t5的栅极与第二电平端vgl电连接，第一稳压晶体管t5的第一极与第三节点n3电连接，第一稳压晶体管t5的第二极与第一节点n1电连接。
60.示例性的，以第一稳压晶体管t5为p沟道晶体管为例，第二电平端vgl的第二电平信号vgl控制第一稳压晶体管t5处于导通状态，可以将第三节点n3的电位传输至第一节点
n1，由于第一稳压晶体管t5的阈值电压的存在，使得第一电平信号vgl与第一稳压晶体管t5所电连接的第三节点n3或第一节点n1处的电位之差小于第一稳压晶体管t5的阈值电压时，第一稳压晶体管t5才会处于导通状态，而在不满足该条件时，第一稳压晶体管t5将会处于关断状态，此时，第一稳压晶体管t5能够在第三节点n3和第一节点n1中的一个节点的电位异常时，对另一节点电连接的器件起到保护作用。
61.可选的，图7为本发明实施例提供的又一种移位寄存电路的结构示意图，如图7所示，第一控制模块10还包括第二稳压晶体管t6；第四节点n4包括第一子节点n41和第二子节点n42；第二稳压晶体管t6的栅极与第二电平端vgl电连接，第二稳压晶体管t6的第一极与第一子节点n41电连接，第二稳压晶体管t6的第二极与第二子节点n42电连接；其中，第二电平端vgl的第二电平信号vgl控制第二稳压晶体管t6处于导通状态；信号输入单元11电连接于第四节点n4的第一子节点n41，电荷泵单元13和隔离单元14均电连接于第四节点n4的第二子节点n42。
62.示例性的，以第二稳压晶体管t6为p沟道晶体管为例，第二电平端vgl的第二电平信号vgl控制第二稳压晶体管t6处于导通状态，可以将原第四节点n4的电位分摊在第一子节点n41与第二子节点n42处，避免因信号输入单元11、电荷泵单元13和隔离单元14的共同作用，使得第四节点n4发生异常变化，而影响移位寄存电路工作。其具体工作原理同第一稳压晶体管t5类似，此处不再赘述，通过设置第二稳压晶体管t6，能够在第一子节点n41与第二子节点n42中的一个节点的电位异常时，对另一节点电连接的器件起到保护作用。
63.可选的，图8为本发明实施例提供的又一种移位寄存电路的结构示意图，如图8所示，隔离单元14包括隔离晶体管t7；隔离晶体管t7的栅极与隔离晶体管t7的漏极电连接，隔离晶体管t7的源极与第一节点n1电连接，隔离晶体管t7的漏极与第四节点n4电连接。
64.具体的，隔离晶体管t7的栅极与其漏极电连接，该隔离晶体管t7可相当于具有单向导通性能的二极管，图8示例性的示出隔离晶体管t7为p沟道晶体管的移位寄存电路结构示意图，当第二时钟端xck的第二时钟信号xck跳变为使能电平(低电平vgl)时，在电荷泵单元13中的第一电容c1的耦合作用下，第四节点n4的电位被拉低，而由于此前第一节点n1的电位为非使能电平(高电平vgh)，此时，第一节点n1与第四节点n4之间的电位差为控制隔离晶体管t7导通的正向偏压，使得隔离晶体管t7处于导通状态，进而第一节点n1的高电平vgh写入至第四节点n4，使得第一电容c1的耦合作用不会影响第一节点n1的电位稳定性，从而保证输出模块40中信号输出端out的稳定输出。此外，当信号输出端out的输出由第一电平信号vgh(高电平vgh)跳变为第二电平信号vgl(低电平vgl)时，第二输出晶体管t2内的寄生电容会耦合拉低第一节点n2的电位，使得第一节点n1的电位远低于第二电平信号vgl(低电平vgl)，此时，信号输入端in的输入信号vin(低电平vgl)写入到第四节点n4，使得第一节点n1与第四节点n4之间的电位差为控制隔离晶体管t7关断的反向偏压，即隔离晶体管t7处于关断状态，即使第二时钟端xck的第二时钟信号xck(高电平vgh)在第一电容c1的耦合作用下，拉高第四节点n4的电位，由于隔离晶体管t7始终处于关断状态，使得第一节点n1的电位持续稳定在较低的电位，提高第一节点n1电位的稳定性。
65.可以理解的是，在其它可选的实施例中隔离晶体管t7也可以为n沟道晶体管，此时隔离晶体管t7的栅极和其漏极均与第一节点n1电连接，而隔离晶体管t7的源极与第四节点n4电连接，其技术原理与上述隔离晶体管t7为p沟道时类似，在此不再赘述。
66.可选的，图9为本发明实施例提供的又一种移位寄存电路的结构示意图，如图9所示，互锁模块30包括第一互锁晶体管t8和第二互锁晶体管t9；第一互锁晶体管t8的栅极耦接于第一节点n1，第一互锁晶体管t8的第一极与第一电平端vgh电连接，第一互锁晶体管t8的第二极与第二节点n2电连接；第二互锁晶体管t9的栅极与第二节点n2电连接，第二互锁晶体管t9的第一极与第一电平端vgh电连接，第二互锁晶体管t9的第二极耦接于第一节点n1。
67.具体的，第一互锁晶体管t8可在第一节点n1的电位的控制下导通或关闭，并在其导通时将第一电平信号vgh传输至第二节点n2；第二互锁晶体管t9可在第二节点n2的电位的控制下导通或关闭，并在其导通时将第一电平信号vgh传输至第一节点n1，实现第二节点n2和第三节点n3的相互钳制，以在输出模块40包括第一输出晶体管t1和第二输出晶体管t2时，第二节点n2的电位控制的第一输出晶体管t1与第一节点n1控制的第二输出晶体管t2不会同时导通，使得第一电平端vgh与第二电平端vgl之间不会形成通路，防止第一电平端vgh与第二电平端vgl短路，从而能够防止显示面板的在显示发光时出现闪烁。其中，第一互锁晶体管t8和第二互锁晶体管t9可以为n沟道晶体管，也可以为p沟道晶体管，可根据需要进行设计，本发明实施例对此不做具体限定。图9示例性的示出第一互锁晶体管t8和第二互锁晶体管t9均为p沟道晶体管的移位寄存电路的结构示意图。
68.可选的，图10为本发明实施例提供的又一种移位寄存电路的结构示意图，如图10所示，第二控制模块20包括第一控制单元21和第二控制单元22；第一控制单元21分别与第一电平端vgh、信号输入端in和第五节点n5电连接；第一控制单元21用于根据输入信号vin和第一电平信号vgh，控制第五节点n5的电位；第二控制单元22分别与第一时钟端ck、第五节点n5和第二节点n2电连接；第二控制单元22用于根据第一时钟信号ck和第二节点n2的电位，控制第二节点n2的电位。
69.具体的，第一控制单元21可在输入信号vin的控制下，控制第一电平端vgh的第一电平信号vgh向第五节点n5的传输路径，第二控制单元22在第五节点n5的电位和第一时钟端ck的第一时钟信号ck的控制下，控制第一时钟信号ck向第二节点n2的传输路径。
70.在上述任一实施例基础上，可选的，图11为本发明实施例提供的又一种移位寄存电路的结构示意图，如图11所示，第一控制单元21包括第一控制晶体管t10；第一控制晶体管t10的栅极与信号输入端in电连接，第一控制晶体管t10的第一极与第一电平端vgh电连接，第一控制晶体管t10的第一极与第五节点n5电连接。
71.具体的，以第一控制晶体管t10为p沟道晶体管为例，输入信号vin能够控制第一控制晶体管t10导通或关断，当输入信号vin为低电平vgl时，第一控制晶体管t10处于导通状态，第一电平端vgh的第一电平信号vgh传输至第五节点n5，反之，当输入信号vin为高电平vgh时，第一控制晶体管t10处于关断状态，第一电平端vgh的第一电平信号vgh无法传输至第五节点n5。
72.可选的，继续参考图11，第二控制单元22包括第二控制晶体管t11和第二电容c2；第二控制晶体管t11的栅极与第五节点电连接，第二控制晶体管t11的第一极与第一时钟端ck电连接，第二控制晶体管t11的第二极与第二节点n2电连接；第二电容c2的第一极板与第一时钟端ck电连接，第二电容c2的第二极板与第五节点n5电连接。
73.具体的，以第二控制晶体管t11为p沟道晶体管为例，第五节点n5的电位控制第二
控制晶体管t11导通或关断，当第五节点n5的电位为低电平vgl时，第二控制晶体管t11处于导通状态，第一时钟端ck的第一时钟信号ck传输至第二节点n2，反之，当第五节点n5的电位为高电平vgh时，第二控制晶体管t11处于关断状态，第一时钟端ck的第一时钟信号ck无法传输至第二节点n2。
74.可以理解的，图11仅为示例性的示出移位寄存电路的一种结构示意图，但不限于此，本领域技术人员可根据需求设计，本发明对此不做具体限定。
75.示例性的，图12为本发明实施例提供的一种移位寄存电路的驱动时序图，结合图11和图12所示，以第一电平信号vgh为高电平，第二电平信号vgl为低电平为例。
76.在t0阶段，输入信号vin为低电平，第一时钟信号ck为低电平，第二时钟信号xck为高电平，第一输入晶体管t3、第二输入晶体管t4、第一稳压晶体管t5导通，输入信号vin的低电平传输至第一节点n1，第二输出晶体管t2导通，此时，第一节点n1的低电平控制第一互锁晶体管t8导通，使第一电平信号vgh传输至第二节点n2，以控制第一输出晶体管t1关断，如此，第二电平端vgl的第二电平信号vgl传输至信号输出端out，即信号输出端out输出低电平信号。
77.在t1阶段，输入信号vin为高电平，第一时钟信号ck为高电平，第二时钟信号xck为低电平，第一输入晶体管t3和第二输入晶体管t4关断，输入信号vin无法传输至第一节点n1，且第一控制晶体管t10关断，如此，第一节点n1的电位维持为低电平，第二节点n2的电位维持为高电平，使得信号输出端out继续输出低电平信号。
78.在t2阶段，输入信号vin为高电平，第一时钟信号ck为低电平，第二时钟信号xck为高电平，第一时钟信号ck通过第二电容c2耦合拉低第五节点n5的电位，使得第二控制晶体管t11导通，第一时钟信号ckd低电平传输至第二节点n2，以控制第一输出晶体管t1导通，此时，第二节点n2的低电平控制第二互锁晶体管导通，使第一电平信号vgh传输至第一节点n1，以控制第二输出晶体管t2关断，如此，第一电平端vgh的第一电平信号vgh传输至信号输出端out，即信号输出端out输出高电平信号。
79.在t3阶段，输入信号vin为高电平，第一时钟信号ck为高电平，第二时钟信号xck为低电平，第一输入晶体管t3和第二输入晶体管t4关断，输入信号vin无法传输至第一节点n1，且第一控制晶体管t10关断，如此，第一节点n1的电位维持为高电平，第二节点n2的电位维持为低电平，使得信号输出端out继续输出高电平信号。
80.在t4阶段，该阶段的时序控制过程同t2阶段相同，此处不再详细描述，可参考t2阶段的具体描述。
81.在t5阶段，输入信号vin为低电平，第一时钟信号ck为高电平，第二时钟信号xck为低电平，第一输入晶体管t3和第二输入晶体管t4关断，输入信号vin无法传输至第一节点n1，且第一控制晶体管t10关断，如此，第一节点n1的电位维持为高电平，第二节点n2的电位维持为低电平，使得信号输出端out继续输出高电平信号。由于第二时钟信号xck为低电平，在第一电容c1的耦合作用下，第四节点n4的电位被拉低，而由于此前第二节点n2的电位维持为低电平，第一电平信号vgh持续写入至第一节点n1，使得第一节点n1与第四节点n4之间的电位差为控制隔离晶体管t7导通的正向偏压，使隔离晶体管t7导通，进而第一节点n1的高电平vgh写入至第四节点n4，使得第一电容c1的耦合作用不会影响第一节点n1的电位稳定性，从而保证信号输出端out的持续稳定输出高电平信号。
82.在t6阶段，输入信号vin为低电平，第一时钟信号ck为低电平，第二时钟信号xck为高电平，第一输入晶体管t3、第二输入晶体管t4、第一稳压晶体管t5导通，输入信号vin的低电平传输至第一节点n1，第二输出晶体管t2导通，此时，第一节点n1的低电平控制第一互锁晶体管t8导通，使第一电平信号vgh传输至第二节点n2，以控制第一输出晶体管t1关断，如此，信号输出端out由输出高电平信号跳变为输出低电平信号，第二输出晶体管t2内的寄生电容会耦合拉低第一节点n2的电位，使得第一节点n1的电位远低于低电平信号，此时，输入信号vin的低电平写入到第四节点n4，使得第一节点n1与第四节点n4之间的电位差为控制隔离晶体管t7关断的反向偏压，即隔离晶体管t7处于关断状态，即使第二时钟信号xck的高电平在第一电容c1的耦合作用下，拉高第四节点n4的电位，但是由于隔离晶体管t7始终处于关断状态，使得第一节点n1的电位持续稳定在较低的电位，提高第一节点n1电位的稳定性。
83.在t7阶段，输入信号vin为低电平，第一时钟信号ck为高电平，第二时钟信号xck为低电平，第一输入晶体管t3和第二输入晶体管t4关断，输入信号vin无法传输至第一节点n1，且第一控制晶体管t10关断，如此，第一节点n1的电位维持为低电平，第二节点n2的电位维持为高电平，使得信号输出端out继续输出低电平信号。
84.在t8阶段，该阶段的时序控制过程同t6阶段相同，此处不再详细描述，可参考t6阶段的具体描述。
85.基于同一发明构思，本发明实施例还提供了一种移位寄存器，图13为本发明实施例提供的一种移位寄存器的结构示意图，如图13所示，移位寄存器100包括级联的多个如上述任一实施例中的移位寄存电路101；其中，第一级移位寄存电路101的信号输入端in接收起始脉冲信号vstv；除第一一级的移位寄存电路101之外，其余每一级移位寄存电路101的信号输入端in与前一级移位寄存电路101的信号输出端out电连接；各级移位寄存电路101的信号输出端out输出的使能信号依次移位。
86.示例性的，以各一位寄存电路的信号输出端out输出的信号为控制像素电路中发光控制晶体管导通或关闭的发光控制信号为例，第一级移位寄存电路101的信号输入端in与传输起始脉冲信号vstv的发光控制起始信号线stv电连接，从第二级移位寄存电路101到第n级移位寄存电路的各级移位寄存电路101的信号输入端in与其上一级移位寄存电路的信号输出端out电连接，使得发光控制起始信号线stv传输的起始脉冲信号vstv控制第一移位寄存电路101输出的发光控制信号的使能电平的起始时间和终止时间，而其它级移位寄存电路中，由上一级移位寄存电路的信号输出端out输出的发光控制信号控制其输出的发光控制信号的起始时间和终止时间，从而使得各级移位寄存电路依次开始输出发光控制信号的使能电平，并依次终止输出发光控制信号的使能电平。
87.此外，各级移位寄存电路101还分别与传输第一时钟信号ck的时钟信号线ck和传输第二时钟信号xck的时钟信号线xck、传输第一电平信号vgl的第一电平线lg和传输第二电平信号vgh的第二电平线hg电连接。
88.本发明实施例，通过设置级联的移位寄存电路，能够控制各级移位寄存电路输出发光控制信号的使能电平的起始时间和终止时间，以实现对各像素电路的逐行控制；且在各级移位寄存电路能够稳定、准确地输出发光控制信号时，各像素电路可以控制其所电连接的发光元件稳定发光，提高显示质量。
89.基于同一发明构思，本发明实施例还提供了一种显示面板，图14为本发明实施例提供的一种显示面板结构示意图，如图14所示，显示面板1包括阵列排布的多个像素电路200和上述任一实施例中的移位寄存器100；位于同一行的至少部分像素电路200与移位寄存器100中同一级移位寄存电路101电连接。因此本发明实施例提供的显示面板包括本发明实施例提供的移位寄存电路的技术特征，能够达到本发明实施例提供的移位寄存电路的有益效果，相同之处可参照上述对本发明实施例提供的移位寄存电路的描述，在此不再赘述。
90.可以理解的是，当像素电路p为典型的7t1c像素电路时，移位寄存电路输出的信号可以为控制像素电路p中发光控制晶体管导通或关闭的发光控制信号，和/或，移位寄存电路输出的信号也可以为控制像素电路p中n沟道晶体管(例如初始化晶体管和/或阈值补偿晶体管)导通或关闭的扫描信号，本发明实施例对此不做具体限定。
91.基于同一发明构思，本发明实施例还提供了一种显示装置，图15为本发明实施例提供的一种显示装置的结构示意图，如图15所示，该显示装置2包括本发明任一实施例提供的显示面板1，因此本发明实施例提供的显示装置2包括本发明实施例提供的显示面板1的技术特征，能够达到本发明实施例提供的显示面板1的有益效果，相同之处可参照上述对本发明实施例提供的显示面板1的描述，在此不再赘述。本发明实施例提供的显示装置1可以为图15所示的手机，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。
92.上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。