一种像素补偿电路的制作方法
【技术领域】
[0001] 本发明主要是关于显示器领域，更确切地说，是关于AMOLED像素电路的设计，主 要提供了一种补偿驱动晶体管的阈值电压的像素电路。
【背景技术】
[0002] 传统有源矩阵有机发光二极体采用2T1C像素驱动方式，利用一个开关晶体管一 个驱动晶体管和一个存储电容来控制二极管的发光。扫描信号有效时，开关晶体管打开， 将数据信号存储到存储电容，存储电容存储的电压信号控制驱动晶体管的导通，将输入的 数据电压信号转换成OLED发光需要的电流信号来显示不同的灰阶。现有技术的主要矛盾 是各个驱动晶体管阈值电压随着工艺差异而存在较大的误差。在低灰阶画面下，使用2T1C 结构可以导致相邻晶体管之间的差异可以达到20%。同时在像素电源线尺寸较长时，像素 电路的电源会产生较大的电压下降（IR Drop)，造成严重的灰度不均。因此，实际应用的像 素电路多采用增加电路来补偿阈值电压和IR Drop的方式，消除因为晶体管的阈值电压和 IR Drop造成的显示短程和长程不均的问题。在现有技术的像素电路设计中，为了补偿驱动 TFT薄膜晶体管的阈值电压，通常会采用补偿电路，例如在常规的6T1C像素电路中，主要采 用由六个PM0S薄膜晶体管和一个存储电容Cs构成一个单独的带有补偿效果的像素电路， 这种像素补偿电路通常需要复杂的时序控制，而且最终流经发光二极管的电流的各项参数 与电源电压有较高的关联性，所以补偿效果欠佳。
【发明内容】
[0003] 在一个可选实施例中，本发明提供过了一种像素补偿电路，包括：第一至第四晶体 管和一电容以及一发光二极管，所述第一至第四晶体管中的每晶体管都包括一控制端、一 第一端及一第二端，所述第一晶体管的第二端与所述电容的一端相连于第一节点，第二晶 体管的第一端和第三晶体管的控制端与所述电容的另一端相连于第二节点，所述第二、第 三、第四晶体管各自的所述第二端互连于第三节点；以及
[0004] 所述第一晶体管的所述第一端输入一数据电压信号，所述第一、第二晶体管的控 制端由一第一扫描信号驱动，所述第三晶体管的第一端接收一第一参考电压源，所述第四 晶体管的控制端由一使能信号驱动，所述第四晶体管的第一端连接到所述发光二极管的阳 极并且所述发光二极管的阴极连接到一第二参考电压源。
[0005] 上述的像素补偿电路，还包括具有一控制端、一第一端及一第二端的第五晶体管， 所述第五晶体管的第一端连接到所述第一节点而它的第二端输入一初始化电压信号，并且 所述第五晶体管的控制端由所述使能信号驱动。
[0006] 上述的像素补偿电路，还包括具有一控制端和一第一端及一第二端的第六晶体 管，所述第六晶体管的第一端输入一初始化电压信号，所述第六晶体管的第二端连接到所 述第二节点，所述第六晶体管的控制端由一第二扫描信号驱动。
[0007] 上述的像素补偿电路，还包括具有一控制端和一第一端及一第二端的第七晶体 管，所述第七晶体管的第二端输入一初始化电压信号，所述第七晶体管的第一端连接到所 述发光二极管的阳极，所述第七晶体管的控制端由一第二扫描信号驱动。
[0008] 上述的像素补偿电路，还包括第五、第六晶体管，所述第五、第六晶体管各自都包 括一控制端和一第一端及一第二端，所述第五晶体管的第一端连接到所述第一节点，所述 第六晶体管的第二端连接到所述第二节点，以及在所述第五晶体管的所述第二端和所述第 六晶体管的第一端输入一初始化电压信号，其中所述像素补偿电路的驱动时序包括：
[0009] 初始化阶段，驱动所述第六晶体管的第二扫描信号具有第一逻辑状态以接通所述 第六晶体管，将所述第二节点的电位初始化至等于所述初始化电压信号的电位V INT;
[0010] 数据写入阶段，所述第一扫描信号驱动具有第一逻辑状态以接通所述第一、第二 晶体管，将所述数据电压信号V DATA写入至所述第一节点，以及将所述第二节点的电位钳制 在等于所述第一参考电压源的电压值VDD减去所述第三晶体管的阈值电压V TH;
[0011] 发光阶段，驱动所述第四、第五晶体管的所述使能信号具有第一逻辑状态，以接通 所述第四、第五晶体管而驱动所述发光二极管进行发光，并使所述第二节点的电位跳变至 ^DD 一 V TH 一 (V DATA 一 V INT) 〇
[0012] 这里的第一逻辑状态例如是低电平，反之第二逻辑状态是高电平。并且在初始化 阶段，使能信号是高电平关断第四、第五晶体管，第一扫描信号是高电平关断第一和第二晶 体管。在数据写入阶段，使能信号是高电平关断第四、第五晶体管，第二扫描信号是高电平 关断第六和第七晶体管。在发光阶段，第一、第二扫描信号是高电平关断第一、第二晶体管 以及还关断第六、第七晶体管。
[0013] 上述的像素补偿电路，还包括第七晶体管，所述第七晶体管包括一个控制端和一 个第一端及一个第二端，所述第七晶体管的第二端输入所述初始化电压信号，所述第七晶 体管的第一端连接到所述发光二极管的阳极；
[0014] 其中，在所述初始化阶段，所述第二扫描信号还驱动所述第七晶体管使其接通，以 透过所述初始化阶段刷新所述发光二极管的阳极。
[0015] 上述的像素补偿电路，在所述发光二极管的所述发光阶段，流经所述第三晶体管 和所述发光二极管的电流I D满足：
[0016]
[0017] 其中y表示所述第三晶体管的载流子迀移率，CQX则表示所述第三晶体管的单位 面积栅氧化层电容，以及W/L表示所述第三晶体管的道宽长比。
【附图说明】
[0018] 阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
[0019] 图1是本发明涉及到的像素补偿电路的基本架构。
[0020] 图2是本发明涉及到的像素补偿电路的时序控制。
[0021] 图3是像素补偿电路基于图2的时序控制的初始化阶段响应的示意图。
[0022] 图4是像素补偿电路基于图2的时序控制的数据写入阶段响应的示意图。
[0023] 图5是像素补偿电路基于图2的时序控制的发光阶段响应的示意图
【具体实施方式】
[0024] 下面将结合各实施例，对本发明的技术方案进行清楚完整的阐述，但所描述的实 施例仅是本发明用作叙述说明所用的实施例而非全部的实施例，基于该等实施例，本领域 的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。
[0025] 在图1所示的像素补偿电路中，仅仅示范性的展示了一个Sub-Pixel子像素，在实 际的AMOLED中应当具有多个这样的子像素电路构成的阵列。在该像素补偿电路中，第一晶 体管Ml的第二端和存储电容C的一端相连于第一节点N1，而该存储电容C的相对另一端和 第二晶体管M2的第一端相连于第二节点N2,并且作为驱动管的第三晶体管M3的栅极控制 端也连接到第二节点N2。与此同时，第二晶体管M2的第二端、第三晶体管M3的第二端、第 四晶体管M4的第二端它们同时相连于一个第三节点N3,第四晶体管M4的第一端则和一个 发光二极管D1的阳极相连，该发光二极管的阴极连接到第二参考电压源ELVSS，并且第三 晶体管M3的第一端连接到第一参考电压源ELVDD，其中第一参考电压源ELVDD相对而言是 具有高电压水准的电压源，而第二参考电压源ELVSS相对而言则是具有低电压水准的电压 源，前者大于后者。
[0026] 参见图1，第五晶体管M5的第一端也连接到第一节点N1，第五晶体管M5的第二端 连接到一个第四节点N4。第六晶体管M6的第一端也连接到该第四节点N4,第六晶体管M6 的第二端则连接到第二节点N2,第七晶体管M7的第二端也连接到该第四节点N4,但第七晶 体管M7的第一端则连接到发光二极管D1的阳极。还在第五晶体管M5的第二端处（第四 节点N4处）输入一个初始化电压V INT，所以第六晶体管M6的第一端和第七晶体管M7的第 二端也耦合到该初始化电压VINT。
[0027] 参见图1，在第一晶体管Ml的第一端输入一个数据电压信号VDATA，并且在第一晶体 管Ml和第二晶体管M2的栅极控制端都输入一个第一扫描信号S N，第一晶体管Ml和第二晶 体管M2同时受该第一扫描信号SN的驱动。以及在第四晶体管M4和第五晶体管M5的栅极 控制端都输入一个使能信号E N，第四晶体管M4和第五晶体管M5同时受该使能信号EN的驱 动。另外还在第六晶体管M6和第七晶体管M7的栅极控制端都输入一个第二扫描信号S N+ 第六晶体管M6和第七晶体管M7同时受该第二扫描信号SN_i的驱动。在一个可选但非限 制性的实施例中，这里的第一晶体管Ml至第七晶体管M7这七个晶体管的类型可以选择是 PMOS导电沟道类型的晶体管，而且它们各自的第一端例如可以是源极端而对应的第二端则 可以是漏极端。作为电子开关，晶体管Ml~M7的控制端可以控制它的第一端与第二端之 间的接通或关断。
[0028] 参见图2,是驱动像素补偿电路的主要驱动时序模式，它的时序主要分为在时间轴 上前后连续的T1~T3这三个阶段。具体而言，在第一阶段T1，使能信号E N和第一扫描信 号&均具有逻辑高电平状态，而第二扫描信号Sh具有逻辑低电平状态。在第二阶段T2， 使能信号E0P第二扫描信号Sh均具有逻辑高电平状态，但是第一扫描信号S N具有逻辑低 电平状态。在第三阶段T3,使能信号EN具有逻辑低电平状态，但是第一扫描信号S N和第二 扫描信号SN_i均具有逻辑高电平状态。在本申请文件披露的内容中所涉及的AMOLED的点 亮自始至终需要经过T1~T3这三个过程，后文的内容将以这三个时段分别阐释各个晶体 管Ml~M7的开关响应动作来描述如何点亮0LED。另外为了理解的便利，在后续的图3-5 的各个实施例中，如果某个晶体管以虚线描绘，则代表它是关断的，反之如果某个晶体管以 实线描绘，则代表它是导通的。
[0029] 参见图2和3,在第一阶段T1，受使能信号EN驱动的第四晶体管M4和第五晶体管 M5因为各自的栅极控制端均为逻辑高电平，所以第四晶体管M4和第五晶体管M5均被关断。 与此同时，受第一扫描信号S N