减小时钟信号负载的cmos goa电路的制作方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种减小时钟信号负载的CMOSGOA电路。
【背景技术】
[0002]G0A(Gate Driver on Array)技术即阵列基板行驱动技术，是利用薄膜晶体管(Thin Film Transistor，TFT)液晶显示器阵列制程将栅极扫描驱动电路制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。
[0003]GOA电路具有两项基本功能:第一是输出扫描驱动信号，驱动面板内的栅极线，打开显示区内的TFT，以对像素进行充电；第二是移位寄存功能，当一扫描驱动信号输出完成后，通过时钟信号控制进行下一扫描驱动信号的输出，并依次传递下去。
[0004]随着低温多晶娃(Low Temperature Poly_Silicon，LTPS)半导体薄膜晶体管的发展，LTPS TFT液晶显示器也越来越受关注。由于LTPS的硅结晶排列较非晶硅有次序，LTPS半导体具有超高的载流子迀移率，采用LTPS TFT的液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点，相应的，LTPS TFT液晶显示器的面板周边集成电路也成为显示技术关注的焦点。
[0005]图1所示为一种现有的CMOSGOA电路，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括:输入控制模块100、复位模块200、锁存模块300、信号处理模块400、与输出缓冲模块500。
[0006]其中，输入控制模块100接入上一级GOA单元的级传信号Q(N-1)、第一时钟信号CK(I)、第一反相时钟信号XCK(I)、恒压高电位信号VGH、及恒压低电位信号VGL，将与上一级GOA单元的级传信号Q(N-1)电位相反的信号P(N)输入锁存模块300。在该输入控制模块100中，第一时钟信号CK (I)除了控制第四N型薄膜晶体管T4外，还对由第十P型薄膜晶体管T1与第十一N型薄膜晶体管Tl I构成的反相器进行控制，以得到第一反相时钟信号XCK( I)。
[0007]锁存模块300包括一反相器F，将信号P(N)反相后得到该第N级GOA单元的级传信号Q(N)，锁存模块300对级传信号Q(N)进行锁存。在该锁存模块300中，第一时钟信号CK(I)需控制第六P型薄膜晶体管T6。
[0008]复位模块200用于对该第N级GOA单元的级传信号Q(N)进行清零处理。
[0009]信号处理模块400接入锁存的级传信号Q(N)、第二时钟信号CK(2)、恒压高电位信号VGH、及恒压低电位信号VGL，用于对第二时钟信号CK(2)与级传信号Q(N)做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号Gate(N)。
[0010]所述输出缓冲模块500电性连接信号处理模块400，用于增加扫描驱动信号Gate(N)的驱动能力，减小信号传输过程中的阻容负载(RC Loading)该现有的CMOS GOA电路的工作过程如下:
[0011]当上一级级传信号Q(N-1)高电位脉冲来临时，第一时钟信号CK(I)为高电位，此时第一 P型薄膜晶体管Tl、第三N型薄膜晶体管T3和第四N型薄膜晶体管T4打开，Q(N)点被充至高电位；当第一时钟信号CK(I)作用完毕之后，第一P型薄膜晶体管Tl和第四N型薄膜晶体管T4关闭，第六P型薄膜晶体管T6和第九N型薄膜晶体管T9打开，此时级传信号Q(N)被锁存起来;当第二时钟信号CK(2)的高电位脉冲来临时，扫描驱动信号Gate(N)输出高电位;当第二时钟信号CK(2)作用完毕之后，扫描驱动信号Gate(N)稳定在低电位。
[0012]由以上描述可知，虽然该现有的CMOSGOA电路具有很好的逻辑功能，但是存在着一个不可避免的问题，时钟信号在GOA电路驱动时驱动的薄膜晶体管数目较多，如当进行级传信号的输入时，时钟信号需要控制T4、T6、T10、和Tll这四个薄膜晶体管，因此时钟信号需要承受很大的负载，这会造成时钟信号的阻容延迟和功耗增大。
【发明内容】
[0013]本发明的目的在于提供一种CMOSGOA电路，能够减少时钟信号驱动的薄膜晶体管数量，减小时钟信号的负载，降低时钟信号的阻容延迟和功耗。
[0014]为实现上述目的，本发明提供一种减小时钟信号负载的CMOSGOA电路，包括:多级GOA单元，其中奇数级GOA单元级联，偶数级GOA单元级联；
[0015]设N为正整数，除第一级、第二级、倒数第二级、及最后一级GOA单元外，第N级GOA单元包括:输入控制模块、电性连接输入控制模块的锁存模块、电性连接锁存模块的复位模块、电性连接锁存模块的信号处理模块、及电性连接信号处理模块的输出缓冲模块；
[0016]所述输入控制模块接入上两级第N-2级GOA单元的级传信号、及第M条时钟信号，用于将第N-2级GOA单元的级传信号进行两次反相，得到级传信号，并将级传信号输入锁存模块；
[0017]所述锁存模块接入上两级第N-2级GOA单元的反相扫描驱动信号作为级传信号的输入控制信号，用于对级传信号进行锁存；同时，所述锁存模块还接入下两级第N+2级GOA单元的扫描驱动信号或者下两级第N+2级GOA单元的反相扫描驱动信号作为级传信号的下拉控制信号；
[0018]所述复位模块用于对级传信号进行清零处理；
[0019]所述信号处理模块用于对第M+2条时钟信号与级传信号做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号；
[0020]所述输出缓冲模块用于输出扫描驱动信号并增加扫描驱动信号的驱动能力。
[0021]所述输入控制模块包括:串联的第一P型薄膜晶体管、第二N型薄膜晶体管、与第三N型薄膜晶体管、以及串联的第四P型薄膜晶体管、第五N型薄膜晶体管、与第六N型薄膜晶体管;第一 P型薄膜晶体管的栅极接入上两级第N-2级GOA单元的级传信号，源级接入恒压高电位信号，漏极电性连接于第二N型薄膜晶体管的源极;第二N型薄膜晶体管的栅极接入第M条时钟信号，漏级电性连接于第三N型薄膜晶体管的源极;第三N型薄膜晶体管的栅极接入上两级第N-2级GOA单元的级传信号，漏级接入恒压低电位信号;第四P型薄膜晶体管的栅极电性连接于第一 P型薄膜晶体管的漏级及第二 N型薄膜晶体管的源极，源级接入恒压高电位信号，漏极电性连接于第五N型薄膜晶体管的源极;第五N型薄膜晶体管的栅极接入第M条时钟信号，漏级电性连接于第六N型薄膜晶体管的源极;第六N型薄膜晶体管的栅极电性连接于第一 P型薄膜晶体管的漏级及第二 N型薄膜晶体管的源极，漏级接入恒压低电位信号;所述第四P型薄膜晶体管的漏级及第五N型薄膜晶体管的源极输出级传信号。
[0022]当所述锁存模块接入下两级第N+2级GOA单元的扫描驱动信号作为级传信号的下拉控制信号时，所述锁存模块包括:第七P型薄膜晶体管、第八N型薄膜晶体管、第九P型薄膜晶体管、第十P型薄膜晶体管、第十一 N型薄膜晶体管、及第十二 N型薄膜晶体管;第七P型薄膜晶体管的栅极接入级传信号，源级接入恒压高电位信号，漏极电性连接于第八N型薄膜晶体管的源极及节点；第八N型薄膜晶体管的栅极接入级传信号，漏级接入恒压低电位信号；第九P型薄膜晶体管的栅极电性连接于节点，源级接入恒压高电位信号，漏极电性连接于第十P型薄膜晶体管的源极;第十P型薄膜晶体管的栅极接入下两级第N+2级GOA单元的扫描驱动信号，漏极电性连接于第十一 N型薄膜晶体管的源极及级传信号；第十一 N型薄膜晶体管的栅极接入上两级第N-2级GOA单元的反相扫描驱动信号，漏极电性连接于第十二N型薄膜晶体管的源极;第十二 N型薄膜晶体管的栅极电性连接于节点，漏极接入恒压低电位信号。
[0023]当所述锁存模块接入下两级第N+2级GOA单元的反相扫描驱动信号作为级传信号的下拉控制信号时，所述锁存模块包括:第七P型薄膜晶体管、第八N型薄膜晶体管、第九P型薄膜晶体管、第十N型薄膜晶体管、第十一 N型薄膜晶体管、及第十二 N型薄膜晶体管;第七P型薄膜晶体管的栅极接入级传信号，源级接入恒压高电位信号，漏极电性连接于第十N型薄膜晶体管的源极及节点；第十N型薄膜晶体管的栅极接入下两级第N+2级GOA单元的反相扫描驱动信号，漏极电性连接于第八N型薄膜晶体管的源极;第八N型薄膜晶体管的栅极接入级传信号，漏级接入恒压低电位信号;第九P型薄膜晶体管的栅极电性连接于节点，源级接入恒压高电位信号，漏极电性连接于第