专利名称：相移光刻掩模的曝光控制的制作方法
技术领域：
本发明涉及使用光刻掩模来制造诸如集成电路的物体的小尺寸图形(feature)。本发明特别涉及相移掩模在用于集成电路和类似的物体的复杂布局中的应用。
背景技术：
相移掩模已经被应用来建立在集成电路中的小尺寸图形。典型地，所述图形已经局限于具有小关键尺寸(critical dimension)的设计图样的所选择器件。例如，参见美国专利第5,766,806号。
虽然在集成电路中的小尺寸图形的制造已经带来了改进的速度和性能，但是期望在这样的器件的制造中更为广泛地使用相移掩模。但是，相移掩模对更复杂的设计图样的扩展导致掩模布局问题的复杂性的大幅增加。例如，当在密集的设计图样上安排相移窗口时，将发生相位冲突。一种相位冲突是布局中的这样一种定位，其中，例如通过叠加期望用于实现暴露图案(pattern)中的相邻的线的相移窗口，使两个具有相同相位的相移窗口与要由掩模暴露的图形接近地布置。如果相移窗口具有相同的相位，则其不导致建立期望的图形所需要的光学干涉。因此必须防止相位冲突的相移窗口的粗心大意地布局为接近要在由掩模刻画(define)的层中形成的图形。
在单个集成电路的设计图样中，可能布局几百万个图形。用于在这样大数量的图形上的迭代操作的数据处理资源的负担会很大，并且在一些情况下使得所述迭代操作不实用。对于其中通过相移来实现大量布局的电路，相移窗口的布局和向这样的窗口分配相移值是使用现有技术不实用的一种这样的迭代操作。
另一个与相移掩模的使用相关联的问题产生于对用于实现具有小尺寸图形的材料层的两种不同的掩模图案的需要。现有的系统使用二元掩模图案来对晶片曝光，所述二元掩模图案使用具有对于二元掩模图案优化的光学设置的步进机(stepper)；并且现有的系统使用相移掩模图案来对晶片曝光，所述相移掩模图案使用具有对于相移掩模图案优化的光学设置的步进机。一般，光学设置非常不同。例如，通常使用高度相干的辐射源来对相移图案曝光。但是，二元掩模获得具有较小相干辐射源的较好的结果。因此，在两种曝光之间，晶片需要保持不动而在步进机内改变设置和掩模。在晶片保持不动的时间期间，保护层的质量会降级。而且，在移动晶片和调整步进机中涉及的时间使得制造过程变慢。关于光刻和相移掩模的背景技术，参见Wong，RESOLUTION ENHANCEMENT TECHNIQUES IN OPTICALLITHOGRAPHY(《光刻术中的分辨率提高技术》)，SPIE Press，Bellingham，Washington(2001)。
理解在所谓的“栅极收缩(gate shrink)”相移设计图样中使用的普通步进机设置和参数是有用的。“栅极收缩”设计图样，或掩模，仅仅是一种布局或掩模，其中图案的重要部分，通常是场多晶硅，必须使用对应的二元修整掩模(binary trim mask)来适当地静止印刷，同时使用相移来形成诸如晶体管栅极的部分，导致所谓的“收缩”的栅极。
一般，相移掩模需要步进机中的低部分相干性σ配置，以便对晶片进行曝光的光是高度相干的。
相反，当对已经密集封装的掩模以及小图形上的二元图案工作时，使用产生较少相干光的高部分相干性σ步进机设置、和/或离轴照明(OAI)、或其它照明配置。
因此，一般使用低相干性(高σ)或离轴照明来对用于栅极收缩型设计图样的掩模上的二元修整图案曝光。但是，用于这样的栅极收缩型设计图样的掩模上的相移图案将使用高相干性(低σ)照明。这要求在相移图案和修整图案曝光之间调整步进机的投影系统，典型地是改变孔径的大小。
因为这些及其它的复杂性，实现用于复杂设计图样的相移掩模技术需要改进相移掩模的设计图样的方案。
发明内容
描述了掩模及集成电路制造方案，以使所谓“全相移”掩模的使用更加便利，其中使用相移刻画布局的基本所有部分。下面说明适合于本发明的其它图案、布局和掩模类型的刻画。
对于本发明的实施例使用的掩模，除了在一些实施例中对相移图案和二元修整图案进行的曝光之间的配量配置之外，步进机的光学设置保持恒定。在对相移和修整图案的曝光之间不改变的光学设置包括一组光学参数的各种组合的一个或多个成员，所述一组光学参数包括数值孔径(N.A.)、光的波长(λ)、相干性(诸如由部分相干性σ衡量)、照明配置(单点光源、偶极子源、四极子源、环状源)、照明轴和散焦。
在不同的实施例中，在对相移图案和修整图案的曝光之间的相对配量被表达为比率1.0∶r，其中r＞0.0。在一些实施例中，2.0＜r＜4.0，使得二元图案的曝光配量比相移图案的配量大2-4倍。一个实施例使用1∶2的比率，另一个使用1∶3的比率。修整图案的更强曝光有助于清除切口或开口，同时防止由相移图案刻画的图形的曝光。在一些实施例中，r是从用于诸如步进机、波长、保护层测量等的特定光刻模型的模拟结果确定的。
另外，在本发明的一个实施例中，在单个光罩上提供两种图案。具有多个图案的单个光罩可能提高掩模制造成本。但是，掩模的成本是合理的，因为使用单个光罩可以改进成品率并节省制造步骤和时间。多图案光罩可以允许既使用相移图案又使用修整图案来对材料层进行更快的曝光。单个光罩上的图案的布局可以是简单的(每样都是一个)或更复杂的(多个相位图案；多个二元图案；一维；两维；等等)。可以通过例如，将掩模上相移图案的数量与修整图案的数量的比率设置为等于配量比率1.0∶r，以对每个图案使用恒定的曝光配量，来实现用于要被曝光的层的配量比率r。在这个示例中，曝光配量是在对相移图案和修整图案的曝光之间不改变的另一个参数。
按照本发明提供了用于制造集成电路的方法，包括在半导体晶片上形成保护层，向包括辐射源以及具有相移图案和修整图案的光罩的步进机系统移动晶片；将晶片和光罩定位以对光罩中的相移图案曝光；使用步进机设置通过相移图案向晶片施加一定配量的辐射，所述步进机设置包括一组光学参数，所述光学参数包括数值孔径(N.A.)、光的波长(λ)、相干性(例如由部分相干性σ衡量)、照明配置(单点光源、偶极子辐射源、四极子源、环状源)、照明轴和散焦；将晶片和光罩定位以对光罩中的修整图案曝光；使用步进机设置通过修整图案来向晶片施加一定配量的辐射，所述步进机设置包括用于修整曝光的所述一组参数，其中所述一组的参数的所有或一些成员与用于相移曝光的那些基本相同。相移和修整图案可以以任何顺序被曝光，这导致使用两者对晶片上的印模曝光，并且接收用于相移图案和修整图案的适当配量的辐射。在对所述两种图案曝光之后，将晶片从步进机移走，并且所述晶片可用于后续的步骤以完成集成电路。然后，步进机可用于生产线上的下一个晶片。
在一个实施例中，所有的所述步进机设置在下述意义上是相同的，即在不改变步进机设置的意义上，或在其它的实施例中，在相移和修整曝光之间，不改变涉及改变或移动光学器件的参数的设置，例如孔径光阑设置或透镜位置。在一些实施例中，一个光罩携带相移图案，另一个携带修整图案，并且对光罩和晶片定位的步骤包括选择适当的光罩。
在一些实施例中，在对两个图案曝光之后，将光刻胶显影，所显影的光刻胶的所得图案用于形成晶片上的多晶硅层，包括其上形成的电路元件。这样的元件包括晶体管栅极、互连结构等。
按照本发明的实施例产生的所得IC由于使用相移而可以包括大量的子波长图形，并且那些图形由于所获得的高质量能量分布(profile)和通过使用本发明的实施例快速使光刻胶显影的能力而将趋向于被极好地刻画(在曝光之间的较短或更均匀的时间间隔；在光刻设置中的较少的错误；在光学设置中的较少的错误等等)。
图1图解了图形的图案和用于刻画那些图形的相移区域。
图2图解了按照相移掩模和修整掩模之间1∶2的配量比率的图1的布局的模拟曝光。
图3图解了按照相移掩模和修整掩模之间1∶1的配量比率的图1的布局的模拟曝光。
图4图解了既具有相移图案又具有修整图案的单个光罩。
图5图解了在通过图4的光罩的第一次曝光之后的晶片的一部分。
图6图解了在通过图4的光罩的第二次曝光之后的图5的晶片。
图7图解了通过具有叶栅的图4的光罩的第一次曝光之后的晶片的一部分。
图8图解了通过具有叶栅的图4的光罩的第二次曝光之后的图7的晶片。
图9图解了具有一个相移图案和两个修整图案的单个光罩。
图10图解了通过图9的光罩的第一次曝光之后的晶片的一部分。
图11图解了通过图9的光罩的第二次曝光之后的晶片的一部分。
图12图解了通过图9的光罩的第三次曝光之后的晶片的一部分。
具体实施例方式
概述首先，将考虑与相移掩模结合使用的曝光设置，所述相移掩模使用相移在集成电路(IC)上产生一个层的图案的基本所有部分。接着将考虑在相移图案曝光和二元修整图案曝光之间的相对配量考虑。最后，将考虑用于在使用相移的IC生产中使用单个光罩的方案。(在此使用的术语“掩模(mask)”和“光罩(reticle)”是同义词，一般表示携带图案(也被称为布局)的器件，用于在半导体晶片或其它工件的制造中使用的光刻曝光)。
曝光设置在本发明的一个实施例中，一般被称为步进机的一种光刻曝光系统具有一组一个或多个用于控制曝光特性的光学参数的成员的设置，用于对相移图案和互补修整图案进行曝光的设置在曝光之间是不变的，或者基本上保持相同，其中所述相移图案和互补修整图案用于使用相移生产IC。这被应用于例如当使用掩模上的相移图案刻画图案的所有或基本上所有部分时，因为存在使用修整图案来印刷小图形的极小的需要。因此，修整图案由在针对使用相移图案形成的图形的曝光设置中具有较大设计图样幅度的图形组成，并且可以利用关键的光学设置而被曝光，所述关键的光学设置有如包括数值孔径(N.A.)、光的波长(λ)、相干性(诸如由部分相干性σ衡量的)、照明配置(单点源、偶极子源、四极子源、环状源)、照明轴和散焦的一组光学参数中的一个或多个成员的各种组合。
具有下述相移图案的掩模有时被称为“全相位”掩模，所述相移图案使得使用该相移图案来刻画被曝光的材料层上的图案的全部或基本上全部部分。在一个实施例中，按照在2001年8月16日提交的序号为09/932,239、题为“Phase Conflict Resolution for Photolithographic Masks(光刻掩模的相位冲突解决方案)”、发明人为Chritophe Pierrat和Michel Cté、并已转让给本发明的受让人的美国专利申请中所述的处理来刻画掩模，在此通过引用将其并入，如同在此完全被给出。
在另一个实施例中，一种使用相移制作IC的图案的实质部分的相移掩模包括在使用相移来定义特定层的基本上所有图形的掩模上的相移图案。在另一个实施例中，一种使用相移制作IC的图案的实质部分的相移掩模包括使得只有对于二元曝光非关键(non-critical)的图形不被相移的掩模上的图案。在这样的一个实施例中，非关键图形是这样的图形，其中在关键尺寸控制中具有较大的幅度，以便当按照下面更全面地说明的条件对非关键图形曝光时，所产生的关键尺寸变化是可以接受的。
在其它的实施例中，相关的布局包括使用相移刻画下列至少一项的布局●布局中的一个材料层中的非存储部分的百分之八十(80％)；●一个材料层中的平面布置图部分的百分之八十(80％)；●给定区域中百分之八十(80％)的单元；●材料层的百分之九十(90％)；●材料层的百分之九十五(95％)；●材料层的百分之九十九(99％)；●材料层的百分之百(100％)；●材料层中的芯片(如ALU)的功能单元中的百分之百(100％)；●设计图样的关键路径中的材料层中的图形的百分之百(100％)；●在高于或低于某个尺寸的材料层中的图形的百分之百(100％)，例如具有50μm＜CD＜100μm的关键尺寸的所有图形；●材料层中除了由于不能解决的相位冲突而不能相移的那些图形之外的所有内容；●材料层中除了测试结构之外的所有内容；●所有非伪(non-dummy)图形的百分之百(100％)，例如为了处理而提供结构支持的图形和材料层中的非电功能图形。
通过对掩模上的相移图案和二元修整图案都保持高度相干的照明设置(低部分相干性σ)，有可能更快更准确地制作IC，其中使用相移来刻画图案图形的所有或基本上所有部分。在一个实施例中，根据在使用相移刻画的图案内的边缘或边缘段的数量来确定百分比。
在一个实施例中，在相移曝光和修整曝光之间，对晶片进行曝光的辐射的数值孔径(N.A.)、相干性设置(σ)、照明配置(轴上/离轴、偶极子、四极子、环状等)和散焦中的一个或多个保持不变。在一个实施例中，在相移和修整图案曝光之间，不改变需要光学路径中的项目的机械调整来改变的所有光学设置，例如孔径光阑设置或透镜位置。
在一个实施例中，保持步进机设置不改变有助于使用下述的单个光罩方案。在另一个实施例中，保持步进机设置不改变有助于使用单个步进机来用于对相移图案和对应的修整图案两者进行曝光，而不论这些图案在同一掩模上还是在不同的掩模上。
配量配置转向图1，其中示出了图形和用于刻画那些图形的相移区域的图案。图1所示的相移设计图样是人工刻画的。所述图案包括图形100和图形102。感兴趣的是图形100的端盖(end cap)与图形102的上边缘的接近。已经利用移相器104、移相器106、移相器108和移相器110限定了相移区域。在此，移相器106和移相器110共享单个相位，例如0，而移相器104和移相器108共享单个相位，例如π。
转向图2和图3，示出了图1的图案的模拟结果，其中步进机设置被保持恒定，而图案曝光之间的相对配量改变。图2示出了模拟输出200，其中相移图案和对应的修整图案之间的相对配量配置是1∶2(r＝2)。图3示出了模拟输出300，其中相对配量是1∶1(r＝1).
更近地查看模拟输出200和模拟输出300，输出包括黑色轮廓线(轮廓线202、轮廓线204、轮廓线302和轮廓线304)，其指示印刷图形100和图形102的地方。可以从附图中看出，在1∶1的比率下，见图3，图形100的端盖和图形102的边缘变得极接近。相反，在1∶2比率下，见图2，更好地刻画了端盖和边缘，因此不太可能不正确地印刷为单个连接的图形。
更一般而言，当使用在此讨论的类型的相移掩模时，在比率1.0∶r中较高的值r在印刷IC中是有用的，其中r＞1.0。在一个实施例中，2.0＜r＜4.0。在另一个实施例中，使用1∶3的比率。更一般而言，当步进机/扫描仪(scanner)曝光设置将被设置为每次曝光每平方厘米的毫焦耳绝对数，例如10mJ/cm2和20mJ/cm2等时，则r可以具有实数值。
在一些实施例中，使用实际和/或测试布局来执行一次或多次模拟，以选择用于特定的光学/步进机模型的r。但是，所选择的比率反映切口区域的“硬”或过度曝光(必要的和所期望的)与在修整下的区域的曝光(不期望的)之间的平衡。
单个光罩图4图解了具有相移图案和修整图案的单个光罩。在这个示例中，光罩400包括相移图案402和修整图案404。为了便于下面对晶片曝光的说明，相移图案402示为图案“1”，修整图案404示为图案“2”。
由小间隙将相移图案402和修整图案404分开。在一些实施例中，所述间隙依赖于为步进机安装叶片的能力和准确度。在一个实施例中，分开距离是5毫米。
给定的步进机/扫描仪系统将具有可用的掩模区域，例如n乘m毫米的场。因此，可以在单个光罩上容纳的掩模图案的数量取决于设计图样和可用光罩区域的大小。
在一种方案中，对于修整和二元曝光来说，配量配置将保持在相等水平上。转向图5，示出了第一次曝光之后的晶片500。晶片500具有由一些区域对相移图案的曝光而其它区域对修整图案404的曝光导致的交替的1-2图案。一旦光罩和/或晶片已经在步进机内重新定位，则晶片500的第二次曝光完成处理，如图6所示。图6图解了依赖于一个区域的曝光次序的如12或21的图案。
在另一种方案中，可以通过使用叶栅而以用户选择的比率，例如1.0∶r，来在图案之间进行配量配置。通过叶片遮蔽或覆盖光罩400的一个区域，在晶片上的所有场被曝光之后，将导致晶片700上如图7所示的类型的曝光。图8示出了在步进机中将光罩和/或晶片重新定位后第二次曝光，其中完成了相移图案402的曝光。随后可以调整叶片来覆盖光罩的其它图案，并且使得可以用对晶片进行曝光的修整图案404进行曝光。
图9图解了具有一个相移图案和两个修整图案的单个光罩。在这个示例中，光罩900包括相移图案902、修整图案904和修整图案906。在这个实施例中，修整图案904和修整图案906被设计来产生相同的图案。因此，通过对晶片进行三次曝光，可以实现相移图案和修整图案之间1∶2的配量配置比率。结果在图10-12中说明，其中分别示出了在第一次曝光1000、在第二次曝光1100和在第三次曝光1200之后的晶片的一部分。
更复杂的光罩图案也是可能的。例如，可以使用两种相移图案，一种相移图案具有一个方向上的结构，另一种相移图案具有另一个方向上的结构。在其它的实施例中，使用光罩上的掩模图案的两维图案。
本发明也提供了用于制造集成电路的方法。所述方法包括在第一处理站在晶片上形成保护层。使用步进机或扫描仪来固化保护层并准备曝光。具有保护层的晶片被传送到步进机。步进机包括辐射源、掩模和用于将晶片用辐射曝光的光学路径。光学路径以一组光学参数为特征，所述光学参数包括下列的一个或多个照明波长λ、数值孔径NA、相干性、照明配置以及散焦。在步进机中，使用光学参数组的第一设置，以通过所述掩模中的相移图案的第一配量的辐射对保护层进行曝光。接着，使用所述第一设置以通过所述掩模中的修整图案的第二配量的辐射对保护层进行曝光。因此，在相移图案和修整图案的曝光之间不改变光学参数的设置。如上所述，掩模上可以实现多于一个修整图案和多于一个相移图案。在这种情况下，可以对晶片进行附加的曝光步骤，其中不改变光学参数的设置。可以改变单个或多个相移图案以及单个或多个修整图案的曝光的次序以适合于特定的处理情况。
可以看出，按照这个处理，可以使用相同的设置来在同一步进机中既执行相移曝光又执行修整曝光。因此，晶片不等待在曝光之间改变光学参数，或从一个步进机移动到下一个。这降低了器件制造中出现差错的可能性，并且减少了完成曝光步骤所需要的时间。
在曝光之后，使用适用于所涉及的特定保护层的技术来使保护层显影。晶片上留下图案，以在沉淀和/或蚀刻步骤使用，以形成集成电路的图形。例如，所述图案可以用于蚀刻多晶硅的底层以形成在集成电路上的互连、栅极、电容器、电阻器和其它电路图形。
处理优点将步进机设置保持为恒定可以显著地改善生成量，并且带来更好的关键尺寸均匀性。相应地，如果在第一次曝光和第二次曝光之间经过太长时间，并且/或者没有保持时间长度恒定，则结果可能比预期的差。
更具体而言，现代的光刻胶(photoresist)材料被化学地放大，使得对光的曝光产生很小量的酸分子，然后其继续反应。时间的流逝和对空气的曝露导致二氧化碳及其它化学物品吸收酸并将其中和。使用单个光罩方案，光刻胶应当在两次曝光中一直都保持其属性，在曝光之间的定时可以更短，并且更紧密地控制曝光效果。另外，随着时间推移，酸扩散到聚合物中。
在保持其它步进机设置常数的同时可以实现不同的配量配置产生的更好的效果。
可能增加的生产量和成品率可以很容易补偿光罩成本的增加；尽管，所述成本与使用相移和二元图案的分离掩模的双光罩方案的成本相比是可比拟的，或较小。
代表性的替代实施例另外，虽然说明书已经主要着重于刻画IC内的多晶硅层的示例，但是也可以使用相移来刻画其它的材料层。
本发明的一些实施例包括计算机程序，用于使用相移和修整图案来模拟步进机曝光，以计算相位和修整/二元曝光之间适当相对配量。在一个实施例中，使用由Numerical Technologies，Inc.，San Jose，Califomia(加利福尼亚SanJose的数字技术公司)生产的ICWorkbench(TM)软件来模拟如图2-3所示的曝光条件。在其它的实施例中，使用计算机程序执行对单个光罩上的布局图案和对应的曝光图案显影，以通过光罩对晶片曝光。
在此使用的术语光刻表示这样的处理，其中包括为了光刻的目的而使用可视的、紫外线的、深紫外线的、极深紫外线的、X射线的以及其它辐射源。
结论前面已经为了图解和说明的目的而提供了对本发明的实施例的说明。其不期望是穷尽的，或将本发明限制为所公开的精确形式。许多改进和变化将是明显的。选择和说明了实施例，以便最好地解释本发明的原理及其实际应用，从而使得其它人能够明白对于本发明的适合于所考虑的特定用途的不同实施例和不同的修改。本发明的范围期望由所附的权利要求所限定。
权利要求
1.一种用于在集成电路(IC)中制造材料层的方法，所述层包括图案，所述层由布局数据刻画，所述方法包括分析所述布局数据以确定是否要使用相移图案来刻画所述图案的实质部分；以及响应所述分析，配置光刻曝光系统以具有一组一个或多个控制曝光特性的光学参数的设置，以便对用于刻画材料层的至少第一掩模图案和第二掩模图案进行曝光，以便使用所述设置对每个掩模图案曝光，其中第一掩模图案包括交替的孔径相移图案，并且其中第二掩模图案包括修整图案。
2.按照权利要求1的方法，其中所述分析包括确定所述层上的所有图案是否都是使用相移刻画的。
3.按照权利要求1的方法，其中布局数据包括“全相位”设计图样，使得第一掩模图案包括“全相位”掩模图案。
4.按照权利要求1的方法，其中所述分析包括确定所有图案的一个或多个是否是使用相移刻画的，其中图案在以下列中的一个或多个为特征的层上曝光图案的非存储器部分的至少百分之八十(80％)由相移图案刻画；图案中的平面布置图部分的至少百分之八十(80％)由相移图案刻画；图案的至少百分之九十(90％)由相移图案刻画；图案的关键路径中的所有图形由相移图案刻画；图案中除了由于相位冲突而不相移的那些图形之外的所有图形由相移图案刻画；图案中除了测试结构之外的的全部内容由相移图案刻画；图案中除了伪结构之外的全部内容由相移图案刻画。
5.按照权利要求1的方法，其中图案在具有以下特征的层上曝光图案的至少百分之九十五(95％)由相移图案刻画。
6.按照权利要求1的方法，其中光刻曝光系统包括步进机和扫描仪中的至少一个。
7.按照权利要求1的方法，其中第一掩模图案和第二掩模图案在单个光罩上。
8.按照权利要求1的方法，其中所述一组光学参数包括数值孔径(N.A.)、辐射的波长(λ)、部分相干性(σ)、照明配置和散焦。
9.按照权利要求1的方法，其中所述一组光学参数包括下列的一个或多个数值孔径(N.A.)、辐射的波长(λ)、部分相干性(σ)、照明配置和散焦。
10.按照权利要求1的方法，还包括在光刻曝光系统中使用第一配量的第一掩模图案和第二配量的第二掩模图案来对材料层进行曝光，所述第一配量和第二配量的比率为1.0比r，r＞0.0。
11.按照权利要求10的方法，其中2.0＜＝r＜＝4.0。
12.按照权利要求10的方法，其中所述第一掩模图案和第二掩模图案在单个光罩上。
13.按照权利要求12的方法，其中曝光还包括在曝光期间以叶片遮蔽第一掩模图案和第二掩模图案以使得能够有不同的配量。
14.按照权利要求12的方法，其中单个光罩还包括第二掩模图案的第二个实例，其中曝光包括将材料层在图案中的单个光罩下曝光以产生第一掩模图案和第二掩模图案的实例之间1∶2的曝光比率。
15.一种光罩，用于使用光刻曝光系统中的光刻术来在集成电路(IC)生产中在材料层中刻画图案，所述光刻曝光系统具有一组一个或多个控制曝光特性的参数，所述光罩用于刻画在IC中的材料层，所述光罩包括至少两个图案第一图案，包括相移掩模；以及第二图案，包括修整掩模，第一图案使用相移刻画足够量的材料层以允许对所述第一图案和第二图案使用所述一组一个或多个光学参数的基本相同的设置。
16.按照权利要求15的光罩，其中图案在以下列中的一个或多个为特征的层上曝光图案的非存储器部分的至少百分之八十(80％)由相移图案刻画；图案中的平面布置图部分的至少百分之八十(80％)由相移图案刻画；图案的至少百分之九十(90％)由相移图案刻画；图案的关键路径中的所有图形由相移图案刻画；图案中除了由于相位冲突而不相移的那些图形之外的所有图形由相移图案刻画；图案中除了测试结构之外的全部内容由相移图案刻画；图案中除了伪结构之外的全部内容由相移图案刻画。
17.按照权利要求15的光罩，其中图案在以下列为特征的层上被曝光由相移图案刻画图案的至少百分之九十五(95％)。
18.按照权利要求15的光罩，其中所述一组光学参数包括数值孔径(N.A.)、辐射的波长(λ)、部分相干性(σ)、照明配置和散焦。
19.按照权利要求15的光罩，其中所述一组光学参数包括下列的一个或多个数值孔径(N.A.)、辐射的波长(λ)、部分相干性(σ)、照明配置和散焦。
20.按照权利要求15的光罩，其中所述基本相同包括在正负10％范围内。
21.按照权利要求15的光罩，其中所述光罩还包括与第二光罩实质相同的第三光罩，以便通过三次曝光刻画所述层，所述三次曝光包括通过第一图案的一次曝光、通过第二图案的一次曝光和通过第三图案的一次曝光。
22.按照权利要求15的光罩，其中所述光罩还包括其中包括相移图案的第三图案，其中第一图案用于在图案中刻画以第一方向取向的图形，第三图案用于在图案中刻画以第二方向取向的图形，以便通过三次曝光刻画所述层，所述三次曝光包括通过第一图案的一次曝光、通过第二图案的一次曝光和通过第三图案的一次曝光。
23.一种制造集成电路(IC)产品的方法，包括使用至少两个掩模图案来刻画IC内的至少一个材料层，所述材料层包括图案，第一掩模图案包括相移图案，而第二掩模图案包括修整图案，第一图案刻画材料层的基本上所有图案，而第二图案用于保护该图案并清除相移假象；在光刻曝光系统中将材料层在第一掩模图案和第二掩模图案下曝光，所述光刻曝光系统具有一组一个或多个控制曝光特性的光学参数的设置，其中所述设置在对所述第一和第二掩模图案曝光时基本相同。
24.按照权利要求23的制造IC产品的方法，其中第一掩模图案包括“全相位”掩模。按照权利要求0的制造IC产品的方法，其中材料层上的所述图案可以以下列的一个或多个为特征图案的非存储器部分的至少百分之八十(80％)由相移图案刻画；图案中的平面布置图部分的至少百分之八十(80％)由相移图案刻画；图案的至少百分之九十(90％)由相移图案刻画；图案的关键路径中的所有图形由相移图案刻画；在图案中除了由于相位冲突而不相移的那些图形之外的所有图形由相移图案刻画；图案中除了测试结构之外的全部内容由相移图案刻画；图案中除了伪结构之外的全部内容由相移图案刻画。
25.按照权利要求23的制造IC产品的方法，其中该层上的图案的特征在于图案的至少百分之九十五(95％)由相移图案刻画。
26.按照权利要求23的制造IC产品的方法，其中光刻曝光系统包括步进机和扫描仪中的至少一个。
27.按照权利要求23的制造IC产品的方法，其中所述第一掩模图案和第二掩模图案在单个光罩上。
28.按照权利要求23的制造IC产品的方法，其中所述一组光学参数包括数值孔径(N.A.)、辐射的波长(λ)、部分相干性(σ)、照明配置和散焦。
29.按照权利要求23的制造IC产品的方法，其中所述一组光学参数包括下列的一个或多个数值孔径(N.A.)、辐射的波长(λ)、部分相干性(σ)、照明配置和散焦。
30.按照权利要求23的制造IC产品的方法，其中所述基本相同包括在正负10％范围内。
31.按照权利要求23的制造IC产品的方法，其中所述曝光还包括使用第一配量的第一掩模图案和第二配量的第二掩模图案，所述第一配量和第二配量的比率为1.0比r，r＞0.0。
32.按照权利要求31的制造IC产品的方法，其中2.0＜＝r＜＝4.0。
33.按照权利要求23的制造IC产品的方法，其中所述第一掩模图案和第二掩模图案在单个光罩上。
34.按照权利要求33的制造IC产品的方法，其中曝光还包括在曝光期间以叶片遮蔽第一掩模图案和第二掩模图案以使得能够有不同的配量。
35.按照权利要求33的制造IC产品的方法，其中单个光罩还包括第二掩模图案的第二个实例，其中曝光包括将材料层按顺序在单个光罩的多个实例下曝光以产生第一掩模图案和第二掩模图案的实例之间1∶2的曝光比率。
36.一种制造集成电路的方法，包括在晶片上形成保护层；通过掩模中的相移图案将所述层在第一配量的辐射下曝光，所述辐射以一组一个或多个为相移图案的曝光而选择的参数为特征；通过掩模中的修整图案将所述层在第二配量的辐射下曝光，所述辐射以所述一组参数为特征。
37.按照权利要求36的方法，其中所述一组参数包括表示辐射在所述层中的部分相干性σ的参数。
38.按照权利要求36的方法，其中所述一组参数包括表示辐射在所述层中的数值孔径NA的参数。
39.按照权利要求36的方法，其中所述一组参数包括指示辐射在所述层中的传播轴的参数。
40.按照权利要求36的方法，其中所述一组参数包括辐射的照明配置的参数。
41.按照权利要求36的方法，其中所述一组参数包括指示辐射在所述层中的散焦的参数。
42.按照权利要求36的方法，其中所述一组参数包括指示下列的参数辐射在所述层中的数值孔径NA、辐射在所述层中的部分相干性σ、辐射在所述层中的传播轴、辐射的照明配置和在所述层的辐射的散焦。
43.按照权利要求36的方法，其中所述第一配量和所述第二配量不同。
44.按照权利要求36的方法，其中所述相移图案和所述修整图案在单个掩模上。
45.按照权利要求36的方法，其中图案在以下列中的一个或多个为特征的层上被曝光图案的非存储器部分的至少百分之八十(80％)由相移图案刻画；图案中的平面布置图部分的至少百分之八十(80％)由相移图案刻画；图案的至少百分之九十(90％)由相移图案刻画；图案的关键路径中的所有图形由相移图案刻画；图案中除了由于相位冲突而不相移的那些图形之外的所有图形由相移图案刻画；图案中除了测试结构之外的全部内容由相移图案刻画；图案中除了伪结构之外的全部内容由相移图案刻画。
46.按照权利要求36的方法，其中图案具有下述特征的层上曝光图案的至少百分之九十五(95％)由相移图案刻画。
47.按照权利要求36的方法，其中所述一组参数包括通过机械调整光学元件而改变的参数。
48.一种用于制造集成电路的方法，包括在第一处理站在晶片上形成保护层；向第二处理站移动晶片，所述第二处理站包括辐射源、掩模和用于将晶片在辐射下曝光的光学路径，所述光学路径以一组光学参数为特征，所述光学参数包括下列的一个或多个照明波长λ、数值孔径NA、相干性、照明配置和散焦；在第二处理站，使用所述一组的光学参数的第一设置，通过所述掩模中的相移图案将所述层在第一配量的辐射下曝光；在第二处理站，使用所述第一设置，通过所述掩模中的修整图案将所述层在第二配量的辐射下曝光。
49.按照权利要求48的方法，其中所述一组光学参数包括数值孔径和部分相干性σ。
50.按照权利要求48的方法，其中所述一组光学参数包括数值孔径NA、部分相干性σ、照明配置和散焦。
51.按照权利要求48的方法，其中所述一组光学参数包括作为相干性参数的部分相干性σ。
52.按照权利要求48的方法，其中所述第一配量和所述第二配量具有不同的配量水平。
53.按照权利要求48的方法，其中图案在以下列中的一个或多个为特征的层上曝光图案的非存储器部分的至少百分之八十(80％)由相移图案刻画；图案中的平面布置图部分的至少百分之八十(80％)由相移图案刻画；图案的至少百分之九十(90％)由相移图案刻画；图案的关键路径中的所有图形由相移图案刻画；图案中，除了由于相位冲突而不相移的那些图形之外的所有图形由相移图案刻画；图案中除了测试结构之外的全部内容由相移图案刻画；图案中除了伪结构之外的全部内容由相移图案刻画。
54.按照权利要求48的方法，其中图案在具有下述特征的层上曝光图案的至少百分之九十五(95％)由相移图案刻画。
55.按照权利要求48的方法，其中所述一组参数包括通过机械调整光学元件而改变的参数。
全文摘要
本发明描述了一种掩模及集成电路制造方案，以使所谓“全相位”掩模的使用更加便利。这有助于使用掩模，其中使用相移来刻画布局的基本上所有部分。具体而言，描述了包括相移掩模和修整掩模之间的相对配量的曝光设置。另外，考虑了用于容纳两个掩模的单个光罩方案。在一个实施例中，使用除了相对配量之外的相同的曝光条件来对相移和修整掩模曝光。在另一个实施例中，相移图案和修整图案之间的相对配量是1.0∶r，2.0＜r＜4.0。这些方案有助于所得IC更好的曝光分布，并且可以因此改善芯片成品率，并通过降低改变设置和/或在曝光之间转换光罩的需要而提高生产量。
文档编号G03F1/14GK1514953SQ02811544
公开日2004年7月21日 申请日期2002年6月7日 优先权日2001年6月8日
发明者克里斯托夫·皮拉特, 米歇尔·L·科特, L 科特, 克里斯托夫 皮拉特 申请人:数字技术公司