专利名称：智能元件参数测试仪用数字相敏检波器的制作方法
技术领域：
本发明涉及一种电子元器件参数测试仪，尤其是一种带有数字化相敏检波器的测试仪中使用的数字化相敏检波器，具体地说是一种智能元件参数测试仪用数字相敏检波器。
背景技术：
目前，电子元器件(L、C、R半导体分立元件及集成电路)是电子整机、设备和系统的基本的物质基础，它们的性能、质量和可靠性直接影响电子装备的优劣，甚至起着决定性的作用。因此，电子元器件测量是一类最基本的、应用最广泛的电子测量技术。
元件参数测量仪器的发展可以追溯到19世纪。1843年，惠斯顿利用桥式电路，实现了电阻的直流测量，被人们称为惠斯顿电桥。20世纪60年代以前，能测电阻、电容和电感的四臂电桥、感应耦合比例臂电桥等各类电桥发展迅速，并逐步形成了系统的电桥理论。但60年代以来发展不大，主要原因在于交流电桥要对幅值与相位两个参数进行反复平衡调节，操作繁琐，测量时间长，桥路中还采用许多昂贵的精密元件，制造困难等，因此，应用受到了限制。
70年代初，出现了基本上采用集成电路的全自动元件参数测试仪；到70年代中，由于大规模集成电路技术和微处理器的发展，出现了内含微处理器的智能化元件参数测试仪。从70年代末至今，以实现宽量程、宽频带、多功能、多参量、高精度、高速度、自校准、自诊断、液晶显示、软键控制为特征的智能化元件参数测试仪，已成为发展的主流，并已达到了一个新的高度。
智能化元件参数测试仪均采用基于相敏检波器的矢量电流-电压法测量原理。传统的智能化元件参数测试仪原理框图如图1所示。
其原理为在被测元器件(DUT)上施加扫频输出的正弦波激励信号，对被测件上的矢量电流和矢量电压通过相敏检波器进行矢量分解，产生相应的直流分量，再由ADC对各直流分量进行采样，由微处理器进行分析处理和阻抗运算。
由此可见，元件参数测量仪器的核心部件是相敏检波器，该相敏检波器的设计带宽、线性度、稳定度和抗干扰性能都对系统的测量精度有着直接的影响。
传统的元件参数测量仪用相敏检波技术有如下两种(1)采用模拟乘法器采用模拟乘法器是相敏检波器的常用方法。其原理为设被测信号为xc(t)＝Acos(ωt+)，由系统产生与被测信号同频的两路正交的正弦波信号作为参考信号，分别为xrI(t)＝cos(ωt)和xrQ(t)＝sin(ωt)，将xc(t)与正交参考信号xrI(t)和xrQ(t)分别进行混频运算，然后通过低通滤波器，得到直流同相分量 和正交分量 ADC对其进行采集，由MCU计算阻抗A=2I2+Q2]]>和相位＝-arctg(Q/I)，并由此计算出其他相关的元件参数。
由于完全采用模拟技术构成相敏检波器，电路复杂，并且具有如下固有的缺点a.模拟乘法器的线性度限制了测量信号的频带和信号幅度的大小，当信号太大或太小时，模拟乘法器的非线性将严重影响测量精度；b.由相敏检波器的原理可知，被测信号与参考信号中的相同频率分量将对相敏检波产生影响。当参考信号取自激励信号源时，信号源的谐波分量必然影响相敏检波器的精度；c.参考信号与被测信号之间存在交调误差d.两路参考信号要求严格正交，事实上由模拟技术产生的参考信号不可能做到完全正交，其相位偏差亦将影响测量精度；e.模拟乘法器及其外部分立元件的特性都会随着温度变化而漂移，其温度稳定度和系统一致性、精度都难以做到很高。
(2)采用乘积型DAC许多现代元件参数测量仪采用乘积型DAC代替模拟乘法器来实现相敏检波器的功能。其具体原理如图3所示。
基于乘积型DAC的相敏检波器实际上是半数字化的相敏检波器。通过改变参考信号的初始相位达到相敏检波的目的。将四个坐标轴(0°、90°、180°、270°)的正弦波参考信号存入ROM内，通过变更ROM地址获得任意一个坐标轴的参考信号。该参考信号输入到DAC的数据口，DAC的参考端接被测信号，则DAC的输出信号为参考序列与被测信号的乘积，再通过低通滤波器获得同相与正交的直流分量。
该方法有效的克服了模拟乘法器的线性度问题。但由于乘积型DAC的带宽有限，且其字长一般在12位以下，故这类相敏检波器的应用范围在100KHz以下，不适合于宽频带测量。
发明内容
本发明的目的是针对现有的相敏检波技术的不足，结合现代高速采样技术和数字信号处理技术，提供一种内嵌DSP的智能元件参数测试仪用数字相敏检波器。
本发明的技术方案是一种智能元件参数测试仪用数字相敏检波器，其特征是它由两路抗混淆滤波器、两路采样/保持器、高速模数转换器、数字相敏检波算法模块、时基发生器和现场可编程门阵列FPGA组成，两路抗混淆滤波器的输入分别通过智能元件参数测试仪中的两路信号调理电路与被测元件的电压、电流信号相连，两路抗混淆滤波器的输出分别与两路采样/保持器的信号输入相连，两路采样/保持器的触发输入端均与时基发生器的输出相连，两路采样/保持器的输出均与高速模数转换器信号输入端相连，高速模数转换器的数字信号输出以串行或并行方式与数字相敏检波算法模块的相应信号数据端相连，或者，高速模数转换器的数字信号输出通过现场可编程门阵列FPGA与数字相敏检波算法模块的相应数据端相连，或者，高速模数转换器的数字信号输出通过缓冲存储器与数字相敏检波算法模块的相应数据端相连，现场可编程门阵列FPGA的时基控制端与时基发生器的控制端相连，现场可编程门阵列FPGA的A/D控制端和数据线与高速模数转换器的对应控制端和数据线相连，现场可编程门阵列FPGA中的对应数字相敏检波算法模块的输入输出端与数字相敏检波算法模块的数据总线和地址总线相连，数字相敏检波算法模块的输出与智能元件参数测试仪中的主控制器相连。
所述的两路抗混淆滤波器的线路结构相同，一路用于电压通道信号的滤波，另一路用于电流通道信号的滤波，一路由运放U28、U29、电阻R93、R95、R97、R99、电容C32-35，C111，C112，C115，C117组成的四阶低通滤波电路，其输入从电阻R93一端引出，通过信号调理电路接被测元件的电压信号，其输出从运放U29的输出端引出通过电平转移电路接高速模数转换器的集成电路U3的采样保持信号输入端；另一路由运放U30、U31、电阻R94、R96、R98、R100、电容C36-39，C113，C114，C116，C118组成的四阶低通滤波电路，其输入从电阻R94一端引出，通过信号调理电路接被测元件的矢量电流，其输出从运放U31的输出端引出通过电平转移电路接高速模数转换器的集成电路U3的采样保持信号输入端。
所述的两路采样/保持器和高速模数转换器可采用一个带双路采样/保持器的高速模数转换集成电路U3来实现，U3的采样/保持信号输入端46脚作为采样/保持信号的输入端经电平转移电路与智能元件参数测试仪中抗混淆滤波器的输出相连，电平转换电路是用来实现抗混淆滤波器的输出信号与高速模数转换集成电路U3的电平匹配，电平转换电路为二路，一路由运放U2，电阻R2，R5，R6，R10，R12，R14，电容C5，C6，C10，C17，C18，二极管CR3，CR4构成，电平转换电路的输出从运放U2的输出端引出通过电阻R14接高速模数转换器中集成电路U3的内部采样/保持器的信号输入端46脚，电平转换电路的输入从运放U2的反相输入端引出，接抗混淆滤波器的输出即运放U29的输出端，另一路由运放U1，电阻R1，R3，R4，R9，R11，R13，电容C1，C3，C8，C15，C16，二极管CR1，CR2构成，电平转换电路的输出从运放U1的输出端引出通过电阻R13接高速模数转换器中集成电路U3的内部采样/保持器的信号输入端39脚，电平转换电路的输入从运放U1的反相输入端引出，接抗混淆滤波器的输出即运放U31的输出端；高速模数转换集成电路U3的采样启动输入端35脚作为采样保持器的触发输入端接高速比较器，高速模数转换集成电路U3的数字输出端21-24脚作为模数转换器的数字输出接智能元件参数测试仪中采样控制器的信号输入，高速模数转换集成电路U3的控制端29、30、31、5脚作为模数转换器的控制端亦接上述采样控制器的对应控制端。
所述的时基发生器可采用带内部高速比较器的直接数字频率合成集成电路U18来实现，U18的时钟输出端36脚接高速模数转换集成电路U3的采样启动输入端35脚，它作为两路采样/保持器的触发输入端，U18的时基控制输入端17、19-22，71脚接现场可编程门阵列FPGA。
所述的现场可编程门阵列FPGA可采用现场可编程门阵列集成电路U19来实现，U19的时基控制输出端43-49脚与时基发生器U18的时基控制输入端17，19-22，71脚相连，U19的A/D控制端137、138、140、141脚接高速模数转换集成电路U3的控制端29、30、31、5脚，U19的数字信号输入端12、13、114、116脚与高速模数转换器的数字输出端即U3的21-24脚双向连接，U19的DSP总线接口端109-115，117-121，130-132脚接数字相敏检波算法模块。
所述的数字相敏检波算法模块可采用数字信号处理集成电路U6来实现，U6的数据总线99-104，113，114脚和地址总线7-11脚与现场可编程门阵列集成电路U19的DSP总线接口端109-115，117-121，130-132脚对应相连，U6的信号输出端58、69、81、95、120、124、135、6、62、13、17、18、129、127、39、46、92脚与智能元件参数测试仪中的主控制器的对应端相连。
程序存储器U7和随机存储器U17作为数字信号处理集成电路U6的外围电路构成完整的系统。若采用高速模数转换集成电路U3与数字相敏检波算法模块以串行或并行方式直接相连的话，前者只需将高速模数转换集成电路U3的串行数字信号输出端21-24脚与数字信号处理集成电路U6的串行输入端相连即可，后者只需将U3的并行数字信号输出端9-17，21-28脚与U6的对应外部总线相连即可。为了提高数字相敏检波器整机的工作效率和其系统吞吐率，可将高速模数转换集成电路U3的数字信号输出通过缓冲存储器再与数字信号处理集成电路U6相连，这样可使采样与信号处理并行工作，缓冲存储器如图12所示。该缓冲存储器可采用先进先出存贮集成块U1′、U2′(型号可为CY7C4241)，U1′的数字输入端1、2、27-32脚和U2′的数字输入端1、2、27-32脚与高速模数转换集成电路U3的并行数字输出端9-16和21-28脚相连，U1′、U2′的状态标志端10、11、3、4脚分别通过或门U8A、U8B、U8C、U8D接现场可编程门阵列集成电路U19的贮存器控制端8-10、144脚，U1′、U2′的控制输入端23、25、9、6、7脚直接与U19的控制输出端14、143、142、135、133脚相连，U1′、U2′的控制数字信号输出端12-19脚与数字信号处理集成电路U6的外部总线相连。缓冲存储器的构成有多种类似方式，如采用双口存储器方式、两级存储器方式等。
本发明的有益效果本发明采用将被测矢量电流信号与矢量电压信号同步高速采样到DSP中，由DSP实现相敏检波算法进行高精度处理。由于采用高速直接同步采样，不需外部模拟乘法器和乘积型DAC进行模拟或半数字混频，同时也不需产生正交正弦波参考信号，电路大大简化；通过采用数字技术进行处理，系统的一致性和抗干扰性能都得到了很大程度的提高。由于中间环节的简化，系统信噪比也得到改善。数字化设计同时有利于元件参数测量仪整机生产调试。另外，采用高速采样和算法实现相敏检波，完全克服了模拟乘法器的非线性缺点和乘积型DAC的带宽限制，使元件参数测量的精度和带宽都得到了提高。
图1是本发明背景技术所述的基于相敏检波器的电子元器件参数测量原理框图。
图2是现有技术中使用的模拟相敏检波器的原理图。
图3是现有技术中使用的基于乘积型的数字相敏检波器的原理图。
图4是本发明的结构框图之一。
图5是本发明的结构框图之二。
图6是本发明的两路抗混淆滤波器的电原理图。
图7是本发明的高速模数转换器的电原理图。
图8是本发明的时基发生器的电原理图。
图9是本发明的现场可编程门阵列FPGA的电原理图。
图10是本发明的数字相敏检波算法模块的电原理图。
图11是本发明的数字信号处理集成电路U6的外围存储器的电原理图。
图12是本发明的缓冲存储器的电原理图。
图13是本发明的数字相敏检波测量原理框图。
具体实施例方式
下面结合附图和实施例对本发明作进一步的说明。
如图4～13所示。
一种智能元件参数测试仪用数字相敏检波器，它由两路参数完全相同的抗混淆滤波器1、两路采样/保持器2、高速模数转换器3、数字相敏检波算法模块4、时基发生器5和现场可编程门阵列FPGA6组成，如图4所示，两路抗混淆滤波器1的输入分别通过智能元件参数测试仪中的两路信号调理电路7与被测元件的电压、电流信号相连，其中信号调理电路7为常规调理电路，用于实现被测信号的滤波、衰减和放大，两路抗混淆滤波器1的输出分别与两路采样/保持器2的信号输入相连，两路采样/保持器2的触发输入端均与时基发生器5的输出相连，两路采样/保持器3的输出均与高速模数转换器3信号输入端相连，高速模数转换器3的数字信号输出以串行或并行方式与数字相敏检波算法模块4的相应信号数据端相连，或者，高速模数转换器3的数字信号输出通过现场可编程门阵列FPGA6与数字相敏检波算法模块4的相应数据端相连，或者，高速模数转换器3的数字信号输出通过缓冲存储器8与数字相敏检波算法模块4的相应数据端相连(如图5所示)，现场可编程门阵列FPGA6的时基控制端与时基发生器5的控制端相连，现场可编程门阵列FPGA6的A/D控制端和数据线与高速模数转换器3的对应控制端和数据线相连，现场可编程门阵列FPGA6中的对应数字相敏检波算法模块4的输入输出端与数字相敏检波算法模块的数据总线和地址总线相连，数字相敏检波算法模块4的输出与智能元件参数测试仪中的主控制器相连。
所述的两路抗混淆滤波器1(如图6)的线路结构相同，一路用于电压通道信号的滤波，另一路用于电流通道信号的滤波，一路由运放U28、U29、电阻R93、R95、R97、R99、电容C32-35，C111，C112，C115，C117组成的四阶低通滤波电路，其输入从电阻R93一端引出，通过信号调理电路接被测元件的电压信号，其输出从运放U29的输出端引出通过电平转移电路接高速模数转换器的集成电路U3的采样保持信号输入端；另一路由运放U30、U31、电阻R94、R96、R98、R100、电容C36-39，C113，C114，C116，C118组成的四阶低通滤波电路，其输入从电阻R94一端引出，通过信号调理电路接被测元件的矢量电流，其输出从运放U31的输出端引出通过电平转移电路接高速模数转换器的集成电路U3的采样保持信号输入端。
所述的两路采样/保持器2和高速模数转换器3可采用一个带双路采样/保持器的高速模数转换集成电路U3来实现(如图7所示)，U3的采样/保持信号输入端46脚作为采样/保持信号的输入端经电平转移电路与智能元件参数测试仪中抗混淆滤波器的输出相连，电平转换电路是用来实现抗混淆滤波器的输出信号与高速模数转换集成电路U3的电平匹配，电平转换电路为二路，一路由运放U2，电阻R2，R5，R6，R10，R12，R14，电容C5，C6，C10，C17，C18，二极管CR3，CR4构成，电平转换电路的输出从运放U2的输出端引出通过电阻R14接高速模数转换器3中集成电路U3的内部采样/保持器的信号输入端46脚，电平转换电路的输入从运放U2的反相输入端引出，接抗混淆滤波器1的输出即运放U29的输出端，另一路由运放U1，电阻R1，R3，R4，R9，R11，R13，电容C1，C3，C8，C15，C16，二极管CR1，CR2构成，电平转换电路的输出从运放U1的输出端引出通过电阻R13接高速模数转换器3中集成电路U3的内部采样/保持器的信号输入端39脚，电平转换电路的输入从运放U1的反相输入端引出，接抗混淆滤波器1的输出即运放U31的输出端；高速模数转换集成电路U3的采样启动输入端35脚作为采样/保持器的触发输入端接高速比较器，高速模数转换集成电路U3的数字输出端21-24脚作为模数转换器的数字输出接智能元件参数测试仪中采样控制器的信号输入，高速模数转换集成电路U3的控制端29、30、31、5脚作为模数转换器的控制端亦接上述采样控制器的对应控制端。
所述的时基发生器5可采用带内部高速比较器的直接数字频率合成集成电路U18(型号可为AD9852)来实现(如图8所示)，U18的时钟输出端36脚接高速模数转换集成电路U3的采样启动输入端35脚，它作为两路采样/保持器的触发输入端，U18的时基控制输入端17、19-22，71脚接现场可编程门阵列FPGA。
所述的现场可编程门阵列FPGA6可采用现场可编程门阵列集成电路U19(型号可为EPF10K10)来实现(如图9所示)，U19的时基控制输出端43-49脚与时基发生器U18的时基控制输入端17，19-22，71脚相连，U19的A/D控制端137、138、140、141脚接高速模数转换集成电路U3的控制端29、30、31、5脚，U19的数字信号输入端12、13、114、116脚与高速模数转换器的数字输出端即U3的21-24脚双向连接，U19的DSP总线接口端109-115，117-121，130-132脚接数字相敏检波算法模块。
所述的数字相敏检波算法模块4可采用数字信号处理集成电路U6(型号可为TMS320VC5402)来实现(如图10所示)，U6的数据总线99-104，113，114脚和地址总线7-11脚与现场可编程门阵列集成电路U19的DSP总线接口端109-115，117-121，130-132脚对应相连，U6的信号输出端58、69、81、95、120、124、135、6、62、13、17、18、129、127、39、46、92脚与智能元件参数测试仪中的主控制器的对应端相连。程序存储器U7(型号可为SST39VF400E)和随机存储器U17(型号可为CY7C1021ZC)作为数字信号处理集成电路U6的外围电路构成完整的系统，如图12所示。若采用高速模数转换集成电路U3与数字相敏检波算法模块以串行或并行方式直接相连的话，前者只需将高速模数转换集成电路U3的串行数字信号输出端21-24脚与数字信号处理集成电路U6的串行输入端相连即可，后者只需将U3的并行数字信号输出端9-17，21-28脚与U6的对应外部总线相连即可。为了提高数字相敏检波器整机的工作效率和其系统吞吐率，可将高速模数转换集成电路U3的数字信号输出通过缓冲存储器8再与数字信号处理集成电路U6相连，这样可使采样与信号处理并行工作，缓冲存储器8的电原理图如图12所示。该缓冲存储器可采用先进先出存贮集成块U1′、U2′(型号可为CY7C4241)，如图11所示，U1′的数字输入端1、2、27-32脚和U2′的数字输入端1、2、27-32脚与高速模数转换集成电路U3的并行数字输出端9-16和21-28脚相连，U1′、U2′的状态标志端10、11、3、4脚分别通过或门U8A、U8B、U8C、U8D接现场可编程门阵列集成电路U19的贮存器控制端8-10、144脚，U1′、U2′的控制输入端23、25、9、6、7脚直接与U19的控制输出端14、143、142、135、133脚相连，U1′、U2′的控制数字信号输出端12-19脚与数字信号处理集成电路U6的外部总线相连。缓冲存储器的构成有多种类似方式，如采用双口存储器方式、两级存储器方式等。
本发明的工作原理为本数字相敏检波器专为智能元件参数分析仪设计。首先在被测件(DUT)上施加高品质正弦波扫频激励信号，由信号调理电路对DUT上的矢量电压和矢量电流分别进行程控放大和抗混淆滤波处理，使得信号幅度和带宽满足AD7655的采样要求。DSP根据被测信号的频率计算出实际采样率，发送给AD9852产生采样时基信号，该时基信号的上升沿触发ADC进行连续采样，在每次采样完成后，由FPGA产生读写逻辑将采样数据写入FIFO中。当采样数达到整周期数后，由DSP读取FIFO中数据，实现数字相敏算法，计算出矢量电压和矢量电流的幅值和相位，并发送给后续微处理器进行进一步分析运算。
由于被测信号为20Hz～5MHz的正弦波信号，如采用每周期采样64～4096点的实时采样，且采样字长为14位以上时，至少需要320MSPS的14位的ADC，这使得系统的成本与功耗都大为增加，为实现高性价比的高速高精度采样系统设计，本数字相敏检波器采用等效采样与实时采样相结合的变采样率等效整周期采样技术，实现用16bit的采样率为100KSPS的SAR采样器AD7655采集20Hz～5MHz的信号。在该采样装置中，采样率必须随着被测信号的频率变化而变化，这就需要频率分辨率极高且抖动极小的数字可编程时基发生器，本系统采用AD9852与外围相关电路实现该功能。
数字相敏检波算法原理如图13所示由于有源器件、电源噪声以及各种外界噪声的影响，故被测矢量电流和矢量电压信号均为含有多种噪声的正弦波信号。为讨论方便，记不含噪声的正弦波被测信号为x(n)＝Acos(2πn/N+)。其中A为幅值，为相位，N＝f0/fs，取64～4096。记含有噪声的被测信号为 可用下式表示 其中u1(n)为系统中有源器件带来的高斯噪声、谐波噪声及外部的与被测信号不相关的随机噪声e1(n)为均匀分布的ADC的量化噪声；而参考信号由数字序列表示s~(n)=s(n)+e2(n)=cos(ωn)+jsin(ωn)+e2(n).]]>其中前两项为正交参考信号，第三项为由于有限字长引起的量化噪声。
将 和 进行互相关运算
Rx~s~(m)=1NΣn=0N-1x~(n)s~(n+m)]]>=1NΣn=0N-1(x(n)+u1(n)+e1(n))(s(n+m)+e2(n+m))]]>=Rxs(m)+Ru1s(m)+Re1s(m)+Rxe2(m)+Ru1e2(m)+Re1e2(m)]]> ϵ(m)=Ru1s(m)+Re1s(m)+Rxe2(m)+Ru1e2(m)+Re1e2(m)]]>由于，确定的正弦波信号与随机信号不相关，所以Ru1s(m)+Re1s(m)+Rxe2(m)=0,]]>又由于精密测量中采用的ADC选用的是14位以上的有效字长，所以Ru1e2(m)+Re1e2(m)≈0,]]>则ε(m)≈0因此有 由此可得同相分量 正交分量 通过这两个分量可以准确的求出被测信号的幅值和相位A^=2I2+Q2]]> ---------------(2)如上所讨论的方法，分别对矢量电流和矢量电压和进行相敏检波，可求出相应的幅值与相位|U|，|I|，u，i。由此，得出所需实际的阻抗与相位 由上述讨论可见，数字相敏检波器对谐波信号和由于有源器件引起的随机噪声具有很强的抑制作用，在低信噪比条件下，也可有效估计出幅值和相位。
由于采用变采样率等效整周期采样技术和DSP算法实现数字相敏检波器，不需产生模拟的参考信号，电路大大简化。且可通过DSP实现滤波、校准算法来大大提高系统的精度和抗干扰性能。该数字相敏检波器的研制成功使得宽频元件参数测量仪的整体性能和性价比都大大优于传统的同类仪器。
权利要求
1.一种智能元件参数测试仪用数字相敏检波器，其特征是它由两路抗混淆滤波器、两路采样/保持器、高速模数转换器、数字相敏检波算法模块、时基发生器和现场可编程门阵列FPGA组成，两路抗混淆滤波器的输入分别通过智能元件参数测试仪中的两路信号调理电路与被测元件的电压、电流信号相连，两路抗混淆滤波器的输出分别与两路采样/保持器的信号输入相连，两路采样/保持器的触发输入端均与时基发生器的输出相连，两路采样/保持器的输出均与高速模数转换器信号输入端相连，高速模数转换器的数字信号输出以串行或并行方式与数字相敏检波算法模块的相应信号数据端相连，或者，高速模数转换器的数字信号输出通过现场可编程门阵列FPGA与数字相敏检波算法模块的相应数据端相连，或者，高速模数转换器的数字信号输出通过缓冲存储器与数字相敏检波算法模块的相应数据端相连，现场可编程门阵列FPGA的时基控制端与时基发生器的控制端相连，现场可编程门阵列FPGA的A/D控制端和数据线与高速模数转换器的对应控制端和数据线相连，现场可编程门阵列FPGA中的对应数字相敏检波算法模块的输入输出端与数字相敏检波算法模块的数据总线和地址总线相连，数字相敏检波算法模块的输出与智能元件参数测试仪中的主控制器相连。
2.根据权利要求1所述的智能元件参数测试仪用数字相敏检波器，其特征是所述的两路抗混淆滤波器的线路结构相同，一路用于电压通道信号的滤波，另一路用于电流通道信号的滤波，一路由运放U28、U29、电阻R93、R95、R97、R99、电容C32-35，C111，C112，C115，C117组成的四阶低通滤波电路，其输入从电阻R93一端引出，通过信号调理电路接被测元件的电压信号，其输出从运放U29的输出端引出通过电平转移电路接高速模数转换器的集成电路U3的采样保持信号输入端；另一路由运放U30、U31、电阻R94、R96、R98、R100、电容C36-39，C113，C114，C116，C118组成的四阶低通滤波电路，其输入从电阻R94一端引出，通过信号调理电路接被测元件的矢量电流，其输出从运放U31的输出端引出通过电平转移电路接高速模数转换器的集成电路U3的采样保持信号输入端。
3.根据权利要求1所述的智能元件参数测试仪用数字相敏检波器，其特征是所述的两路采样/保持器和高速模数转换器为一个带双路采样/保持器的高速模数转换集成电路U3，U3的采样/保持信号输入端46脚作为采样/保持信号的输入端经电平转移电路与智能元件参数测试仪中抗混淆滤波器的输出相连，电平转换电路为二路，一路由运放U2，电阻R2，R5，R6，R10，R12，R14，电容C5，C6，C10，C17，C18，二极管CR3，CR4构成，电平转换电路的输出从运放U2的输出端引出通过电阻R14接高速模数转换器中集成电路U3的内部采样/保持器的信号输入端46脚，电平转换电路的输入从运放U2的反相输入端引出，接抗混淆滤波器的输出即运放U29的输出端，另一路由运放U1，电阻R1，R3，R4，R9，R11，R13，电容C1，C3，C8，C15，C16，二极管CR1，CR2构成，电平转换电路的输出从运放U1的输出端引出通过电阻R13接高速模数转换器中集成电路U3的内部采样/保持器的信号输入端39脚，电平转换电路的输入从运放U1的反相输入端引出，接抗混淆滤波器的输出即运放U31的输出端；高速模数转换集成电路U3的采样启动输入端35脚作为采样保持器的触发输入端接高速比较器，高速模数转换集成电路U3的数字输出端21-24脚作为模数转换器的数字输出接智能元件参数测试仪中采样控制器的信号输入，高速模数转换集成电路U3的控制端29、30、31、5脚作为模数转换器的控制端亦接上述采样控制器的对应控制端。
4.根据权利要求1所述的智能元件参数测试仪用数字相敏检波器，其特征是所述的时基发生器为带内部高速比较器的直接数字频率合成集成电路U18，U18的时钟输出端36脚接高速模数转换集成电路U3的采样启动输入端35脚，它作为两路采样/保持器的触发输入端，U18的时基控制输入端17、19-22，71脚接现场可编程门阵列FPGA。
5.根据权利要求1所述的智能元件参数测试仪用数字相敏检波器，其特征是所述的现场可编程门阵列FPGA为现场可编程门阵列集成电路U19，U19的时基控制输出端43-49脚与时基发生器U18的时基控制输入端17，19-22，71脚相连，U19的A/D控制端137、138、140、141脚接高速模数转换集成电路U3的控制端29、30、31、5脚，U19的数字信号输入端12、13、114、116脚与高速模数转换器的数字输出端即U3的21-24脚双向连接，U19的DSP总线接口端109-115，117-121，130-132脚接数字相敏检波算法模块。
6.根据权利要求1所述的智能元件参数测试仪用数字相敏检波器，其特征是所述的数字相敏检波算法模块为数字信号处理集成电路U6，U6的数据总线99-104，113，114脚和地址总线7-11脚与现场可编程门阵列集成电路U19的DSP总线接口端109-115，117-121，130-132脚对应相连，U6的信号输出端58、69、81、95、120、124、135、6、62、13、17、18、129、127、39、46、92脚与智能元件参数测试仪中的主控制器的对应端相连。
7.根据权利要求7所述的智能元件参数测试仪用数字相敏检波器，其特征是所述数字信号处理集成电路U6还连接有外围电路，所述的外围电路由程序存储器U7和随机存储器U17组成，它们与数字信号处理集成电路U6一起构成完整的系统；采用高速模数转换集成电路U3与数字相敏检波算法模块以串行或并行方式直接相连时，前者只需将高速模数转换集成电路U3的串行数字信号输出端21-24脚与数字信号处理集成电路U6的串行输入端相连即可，后者只需将U3的并行数字信号输出端9-17，21-28脚与U6的对应外部总线相连即可；高速模数转换集成电路U3的数字信号输出通过缓冲存储器再与数字信号处理集成电路U6相连，该缓冲存储器可采用先进先出存贮集成块U1′、U2′，U1′的数字输入端1、2、27-32脚和U2′的数字输入端1、2、27-32脚与高速模数转换集成电路U3的并行数字输出端9-16和21-28脚相连，U1、U2的状态标志端10、11、3、4脚分别通过或门U8A、U8B、U8C、U8D接现场可编程门阵列集成电路U19的贮存器控制端8-10、144脚，U1′、U2′的控制输入端23、25、9、6、7脚直接与U19的控制输出端14、143、142、135、133脚相连，U1′、U2′的控制数字信号输出端12-19脚与数字信号处理集成电路U6的外部总线相连。
全文摘要
本发明涉及一种智能元件参数测试仪用数字相敏检波器，其特征是两路抗混淆滤波器的输入分别与被测元件的电压、电流信号相连，两路抗混淆滤波器的输出分别与两路采样/保持器的信号输入相连，两路采样/保持器的触发输入端均与时基发生器的输出相连，两路采样/保持器的输出均与高速模数转换器信号输入端相连，高速模数转换器的数字信号输出以串行或并行方式与数字相敏检波算法模块的相应信号数据端相连，现场可编程门阵列FPGA的A/D控制端和数据线与高速模数转换器的对应控制端和数据线相连，现场可编程门阵列FPGA中的对应数字相敏检波算法模块的输入输出端与数字相敏检波算法模块的数据总线和地址总线相连，数字相敏检波算法模块的输出与智能元件参数测试仪中的主控制器相连。
文档编号G01R31/28GK1837834SQ200510041229
公开日2006年9月27日 申请日期2005年7月28日 优先权日2005年7月28日
发明者王晓俊 申请人:南京长盛仪器有限公司