专利名称：高温单片相位可编程直接数字频率合成源的制作方法
技术领域：
本发明涉及一种阵列相位感应测井仪器，具体说，涉及一种高温单片相 位可编程直接数字频率合成源。
背景技术：
阵列相位感应测井仪器的时钟源是为阵列相位感应仪器的接收机提供 时钟的装置。其功能主要是为阵列相位感应仪器的接收机提供两路同频率时 钟，其中时钟频率可变，并且两路时钟信号的相位差也可以调整。感应仪器时钟源现在通常做法有两种，第一种做法，釆用多个不同频率 的晶振，满足各频率点的要求，通过移相电路得到期望的相位差。第二种做法，采用DDS芯片产生各频率点信号，通过移相电路得到期 望的相位差。直接数字式频率合成(DDS, Direct Digital Synthesis )技术是 近年来随着数字集成电路和计算机的发展而迅速发展起来的一种新的频率 合成技术。DDS —般由相位累加器、波形存储器、数模转换器及低通滤波 器组成，其基本原理就是将波形数据先存储起来，然后在频率控制字M的 作用下，通过相位累加器从存储器中读出波形数据，最后经过数/模转换和 低通滤波后输出频率合成。这种频率合成方法可以获得高精度频率和相位分 辨率、快速频率转换时间和低相位噪声的频率信号，而且结构简单集成度高。直接数字频率合成技术采用全数字的方式实现频率合成，与传统的频率 合成技术相比，具有以下特点(1) 频率转换快。直接数字频率合成是一个开环系统，无反馈环节， 其频率转换时间主要由频率控制字状态改变所需的时间及各电路的延时时间所决定，转换时间很短。(2) 频率分辨率高、频点数多。DDS输出频率的分辨率和频点数随累加器的位数的增长呈指数增长。分辨率高达pHz。(3) 相位连续。DDS在改变频率时只需改变频率控制字(即累加器累 加步长)，而不需改变原有的累加值，故改变频率时相位是连续的。(4) 相位噪声小。DDS的相位噪声主要取决于参考源的相位噪声。(5) 控制容易、稳定可靠。高集成度、高速和高可靠性是FPGA/CPLD 最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应 用领域和实时测控方面有非常广阔的应用前景。在高可靠应用领域，若设计 得当，将不存在类似MCU复位不可靠和PC跑飞等问题。CPLD/FPGA的高 可靠性还表现在，几乎可将整个系统集成于同 一芯片中，实现所谓片上系统， 从而大大缩小了体积，易于管理和屏蔽。综上，采用FPGA来实现DDS有明显的好处，再加上目前的主流FPGA 芯片都集成了 PLL锁相技术，所以在同时需要使用DDS和PLL的应用中使 用FPGA是不二之选。参照图l所示，DDS本振电路包括DDS电路、PLL电路和分频电路， 在基准时钟的控制学产生两路本振信号(本振信号1和本振信号2 )。参照图2所示，DDS的工作原理是以数控振荡器的方式产生频率、相 位可控制的正弦波。DDS电路一般包括基准时钟、频率累加器、相位累加 器、幅度/相位转换电路、D/A转换器和低通滤波器(LPF)。频率累加器对 输入信号进行累加运算，产生频率控制数据X (frequency data或相位步进 量)。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率 的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相 位转换电路实质上是一个量化波形存储器，以供查表使用。读出的数据送入 D/A转换器和低通滤波器。具体工作过程如下每来一个时钟脉沖Fclk， N 位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加，把相 加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟 周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下 一时钟的作用下继续与频率控制数据X相加；另一方面将这个值作为取样 地址值送入幅度/相位转换电路(即图2-14中的波形存储器)，幅度/相位转 换电路根据这个地址输出相应的波形数据。最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。相位累加器在参考时钟X作用下进行累加，相位累加的步进幅度由频率 控制字M决定。设相位累加器为AM立(其累加值为《)，频率控制字为M， 则每来一个时钟作用后累加器的值为《+1=《+M,若《+1>2 则自动溢 出，iV为累加器中的余数保留，参加下一次累加。将累加器输出中的高 J^4〈A0位数据作为波形存储器的地址，即丢掉了低位(iV-X)的地址(又称 为相位截尾)，波形存储器的输出经D/A转换输出和滤波后输出。参照图3所示，如果正弦波形定位到相位圆上的精度为AM立，则其分辨力为Xw，即以,对基本波形一周期的采样数为2\如果相位累加时的步进为M (频率控制字)，则每个时钟《使得相位累加器的值增加^^,即一般情况下为了提高波形相位精度7V取值较大，如果直接将iV作为波形 存储器的地址，则要求采用的存储器容量极大， 一般舍去7V的低位，只取iV 的高A位(如高16位)作为存储器地址，使得相位的低位截断(即相位截 尾)。当相位值变化小于Kw时，幅值并不会发生变化，但输出频率的分辨力并不会降低，由于地址截断而引起的幅值误差，称为截断误差。现有技术中，采用多晶振的方法需要定制不同频率点晶振，成本高，电 路结构复杂；而采用DDS芯片产生可调频率信号的方法，受到DDS芯片只 有工业级器件的限制，不能工作在井下的高温环境中。而现有技术中的移相 方法，由于采用了移相电路， 一路移相电路只能产生一个固定的相位差，不 能满足阵列相位感应仪器对时钟源信号的相位差可调的要求。在第一种情形 下，各频率点的晶振需定制，移相电路只能产生固定的相位差。在第二种情 形下，DDS芯片均为工业级器件，不能满足测井高温环境的需求，移相电 路只能产生固定的相位差。发明内容本发明所解决的技术问题是提供一种高温单片相位可编程直接数字频 率合成源，能够生成两路同频率并且有相位差的输出信号。技术方案如下高温单片相位可编程直接数字频率合成源，包括DDS电路，所述DDS 电路包括相位累加器、第一量化波形存储器、第一 D/A转换器、第一低通 滤波器，所述相位累加器将频率数据进行累加，将累加结果作为取样地址送 到所述第一量化波形存储器，所述第一量化波形存储器根据所述取样地址输 出相应的波形数据，经D/A转换器和低通滤波器将所述波形数据转换成所 需要的第一本振输出，还包括频率控制字译码电路，根CPU的频率控制码生成频率数据，并发送到 所述相位累加器；相位差控制字译码电路，根CPU的相位差生成相位步进量，并发送；第一加法器，接收所述相位累加器的频率累加结果，进行加法运算生成 取样地址，将所述取样地址发送到第一量化波形存储器；第二加法器，接收所述相位差控制字译码电路的相位步进量和所述相位 累加器的频率累加结果，进行加法运算生成取样地址，将所述取样地址发送 到所述第二量化波形存储器；第二量化波形存储器，根据所述第二加法器生成的取样地址生成相应的 波形数据，发送到第二D/A转换器；第二 D/A转换器，将所述第二量化波形存储器生成的波形数据进行数 模转换，将转换结果发送到第二低通滤波器；第二低通滤波器，将所述第二 D/A转换器生成的;^莫拟信号进行低通滤 波，生成第二本振输出。优选的，所述第一加法器或者第二加法器为13位加法器。优选的，所述第一量化波形存储器或者第二量化波形存储器为幅度/相 位转换电路。该发明同时实现了阵列相位感应仪器的时钟源电路满足高温工作环境 和时钟信号频率可调的两个要求，能够生成两路同频率并且有相位差的输出信号。与现有技术对比，该发明中的时钟源电路适应更加恶劣的工作环境； 省去了移相电路，很大程度地降低了时钟源电路的规模，提高了电路的可靠 性；该发明设计的时钟源实现了输出信号的相位差从0- 180度连续可调， 步进0.2度，极大地提高了阵列相位感应仪器时钟源的灵活性。附困说明
图1是现有技术中DDS本振电路系统功能结构示意图；图2是DDS的结构原理图；图3是数字相位圆示意图；图4是本发明中DDS系统结构原理图；图5是本发明中相位累加器的基本结构示意图；图6是本发明优选实施例中40-bit的累加框图；图7是本发明优选实施例中DDS的结构示意图；图8是本发明优选实施例中本振信号幅度调整模块的结构示意图。
具体实施方式
本发明采用扩展工业级FPGA芯片和D/A芯片，根据DDS的工作原理 设计双DDS结构的时钟源，通过调整两个DDS电3各读取正弦查找表的初始 相位来调整两路输出时钟的相位差。本发明可以满足测井电路工作在高温环 境的要求，输出的两路时钟信号的相位差也可以任意调整，完全可以满足阵 列相位感应仪器对时钟源的要求。本发明中采用ALTERA公司的FPGA芯片CYCLONE EP1C6T14417, 外置的ALTERA公司的FLASH芯片(EPSC1 )。采用DAC (AD5447YRU) 来实现DDS芯片的功能，累加速度为40MHz,相位累加器的位数为40-bit, 截取高11-bit作为RAM查找表的地址，波形数据存储深度为2K*12bit，DAC 精度为12-bit。在本发明的DDS的设计中，在DDS原理的基础上添加了频率控制字译 码电路和相位差控制字译码电路，由此可以生成两路同频率但具有相位差的 频率控制字，使用这两路频率控制字分别查正弦表，再分别进行数模转换和 滤波，则得到两路同频率且具有相位差的正弦信号。参照图4所示，本发明的DDS电路包括相位累加器、第一量化波形存 储器(采用正弦波形存储器)、第一 D/A转换器、第一低通滤波器、频率 控制字译码电路、相位差控制字译码电路、第二加法器(采用13位加法器)、 第一加法器(采用13位加法器)、第二量化波形存储器(采用正弦波形存 储器)、第二D/A转换器、第二低通滤波器。频率控制字译码电路根据CPU的频率控制码生成频率数据，取高13位 作为频率控制字发送到相位累加器；相位差控制字译码电路，根CPU的相 位差生成相位步进量，发送到第二加法器(采用13位加法器)。相位累加器将频率数据进行累加，将累加结果作为取样地址分別送到第 一加法器(采用13位加法器)和第二加法器(采用13位加法器)。第一加 法器接收频率控制字译码电路和相位累加器的频率累加结果，进行加法运算 生成取样地址，将取样地址发送到第一量化波形存储器。第二加法器接收相 位差控制字译码电路的相位步进量和相位累加器的频率累加结果，进行加法 运算生成取样地址，将取样地址发送到所述第二量化波形存储器。第一量化波形存储器(采用正弦波形存储器)根据取样地址查找正弦表， 合成二进制的正弦信号，输出相应的波形数据，该波形数据经第一 D/A转 换器和第一低通滤波器将波形数据转换成所需要的第一本振输出。第二量化 波形存储器根据第二加法器生成的取样地址查找正弦表，合成二进制的正弦 信号，输出相应的波形数据，该波形数据发送到第二D/A转换器。第二D/A 转换器将波形数据进行数模转换，将转换结果发送到第二低通滤波器。第二 低通滤波器将第二 D/A转换器生成的模拟信号进行低通滤波，生成第二本 振输出。相位累加器是DDS最基本的组成部分，用于实现相位的累加并存储其 累加结果。若当前相位累加器的值为1>经过一个时钟周期后变为I]nw,则满足<formula>formula see original document page 9</formula>。由此可见，L为一等差数列，不难得出I^nM+Zo 其中，Zo为相位累加器的初始相位值。参照图5所示，相位累加器的基本结构由一个N-bits加法器和一个N-bits 寄存器构成，寄存器通常采用N个D触发器来构成。参照图6所示，在发明中使用一个40-bit的行波进位加法器作为相位累加器，它的输出将反馈回来作为下一次的输入。在每个时钟周期只执行一次 累加操作。由于系统有两个通道及刻度的需要，设计时产生两路相位差幅度比可调 的本振信号。参照图7所示，其中一路DDS中，instil和inst7为初相控制模块，通 过不同的相位控制字来使两路本振信号产生不同的相位差；inst2为频率模 块，通过不同的频率控制字来产生对应各个频率的模值；inst为累加器模块， 累加速度为40MHz,位数为40-bit，截取高ll-bit作为ROM查找表的地址； instl为ROM模块，存储着归一化的一个周期的正弦表，波形数据存储深度 为2K*12bit, DAC精度为12-bit。参照图8所示，本振调幅模块通过inst5除法和inst28乘法模块来调整 本振信号的幅度，通过inst36来将幅度经过调整的信号调整为关于0V对称 的信号。
权利要求
1. 一种高温单片相位可编程直接数字频率合成源，包括DDS电路，所述DDS电路包括相位累加器、第一量化波形存储器、第一D/A转换器、第一低通滤波器，所述相位累加器将频率数据进行累加，将累加结果作为取样地址送到所述第一量化波形存储器，所述第一量化波形存储器根据所述取样地址输出相应的波形数据，经D/A转换器和低通滤波器将所述波形数据转换成所需要的第一本振输出，其特征在于，还包括频率控制字译码电路，根CPU的频率控制码生成频率数据，并发送到所述相位累加器；相位差控制字译码电路，根CPU的相位差生成相位步进量，并发送；第一加法器，接收所述相位累加器的频率累加结果，进行加法运算生成取样地址，将所述取样地址发送到第一量化波形存储器；第二加法器，接收所述相位差控制字译码电路的相位步进量和所述相位累加器的频率累加结果，进行加法运算生成取样地址，将所述取样地址发送到所述第二量化波形存储器；第二量化波形存储器，根据所述第二加法器生成的取样地址生成相应的波形数据，发送到第二D/A转换器；第二D/A转换器，将所述第二量化波形存储器生成的波形数据进行数模转换，将转换结果发送到第二低通滤波器；第二低通滤波器，将所述第二D/A转换器生成的模拟信号进行低通滤波，生成第二本振输出。
2、 根据权利要求1所述的高温单片相位可编程直接数字频率合成源， 其特征在于，所述第一加法器或者第二加法器为13位加法器。
3、 根据权利要求1所述的高温单片相位可编程直接数字频率合成源， 其特征在于，所述第一量化波形存储器或者第二量化波形存储器为幅度/相 位转换电路。
全文摘要
本发明公开了一种高温单片相位可编程直接数字频率合成源，相位累加器将频率数据进行累加，第一量化波形存储器根据取样地址输出相应的波形数据，将波形数据转换成第一本振输出；频率控制字译码电路根据频率控制码生成频率数据并发送到相位累加器；第一加法器接收相位累加器的频率累加结果生成取样地址，将取样地址发送到第一量化波形存储器；第二加法器接收相位步进量和频率累加结果，进行加法运算生成取样地址，将取样地址发送到第二量化波形存储器；第二量化波形存储器根据取样地址生成相应的波形数据，发送到第二D/A转换器；第二D/A转换器和第二低通滤波器将第二D/A转换器生成的模拟信号进行数模转换和低通滤波，生成第二本振输出。
文档编号G01V3/18GK101276002SQ200710064789
公开日2008年10月1日 申请日期2007年3月26日 优先权日2007年3月26日
发明者师奕兵, 瑞 张, 雷 张, 李焱骏 申请人:中国海洋石油总公司;中海油田服务股份有限公司