专利名称：一种天气雷达的硬件信号处理器的制作方法
技术领域：
本实用新型涉及雷达技术领域，尤其涉及一种天气雷达的硬件信号处理器。
背景技术：
硬件信号处理器是天气雷达系统的核心部件，它为雷达整机提供所需的
各种定时信号、IQ数据采集及天线控制等。硬件信号处理器的性能对整机雷
达的相参性和稳定性有重要影响，直接决定了雷达性能指标。因itb， 一个稳 定可靠的硬件信号处理器对雷达整机就特别重要。
最初的设计中，硬件信号处理器大多采用纯硬件的实现方法，用分立元 件搭建逻辑电路。其电路复杂，工作量大，可读性差，可靠性低，维护成本
高，根据特定的需求设计特定的电路，基本不具备通用性。后来采用EPLD (Erasable Programmable Logic Device,可擦除的可编程逻辑器件)作为硬件 信号处理器，前面的问题有所改善，逻辑图的复杂度相对简化，可靠性得到 提高，逻辑电路的软件化使得在设计、调试过程中对己经成型的逻辑电路进 行修改变得可行。但由于受到集成度低的限制，EPLD容量小，单片EPLD 实现的功能有限，输入/输出口数量少，与外围器件交换的数据量低，从而单 片EPLD内的逻辑时序不能太复杂，使设计电路相对还是比较复杂，调试工 作量大。而大容量的EPLD又存在功耗大，发热量高，导致稳定性不好，故 障率高的问题。
综上可知，所述现有技术的天气雷达的硬件信号处理器，在实际使用上 显然存在不便与缺陷，所以有必要加以改进。
实用新型内容
针对上述的缺陷，本实用新型的目的在于提供一种天气雷达的硬件信号 处理器，其具备集成度高、容量大、输入/输出口数量多、与外围器件交换的数据量高的优点，并能提高定时精度及可靠性、降低成本、实5见硬件的灵活 配置。
为了实现上述目的，本实用新型提供一种天气雷达的硬件信号处理器， 所述天气雷达还包括软件信号处理器、天线、发射机和接收机，所述硬件信
号处理器主要由FPGA构成，所述硬件信号处理器包括
发射机定时信号产生模块，用于根据所述软件信号处理器的控制命令， 生成定时信号并将该定时信号发送给所述发射机；
接收机参数控制模块，用于根据所述软件信号处理器的控制命令，向所 述接收机发送各种控制参数；
天线控制模块，用于根据所述软件信号处理器的控制命令，向所述天线 发送控制命令或者接收天线状态。
根据本实用新型的硬件信号处理器，所述硬件信号处理器还包括IQ数 字采集模块和FIFO存储器，所述IQ数字采集模块将所述接收机传来的串行 IQ数据进行串并转换，然后送往所述FIFO存储器存储，以待所述软件信号 处理器读取。
根据本实用新型的硬件信号处理器，所述硬件信号处理器包括一数字信 号处理器，所述数字信号处理器用于接收所述软件信号处理器的控制命令， 并将所述控制命令发送给所述硬件信号处理器。
根据本实用新型的硬件信号处理器，所述硬件信号处理器还包括一接口 模块，所述接口模块为所述硬件信号处理器和数字信号处理器提供通信通道。
根据本实用新型的硬件信号处理器，所述硬件信号处理器采用EP1K50 型号的FPGA。
本实用新型硬件信号处理器采用FPGA (Field Programmable Gate Array, 现场可编程门阵列)，优选采用EP1K50型号的FPGA，该硬件信号处理器 包括发射机定时信号产生模块、接收机参数控制模块以及天线控制模块。通 过采用FPGA替代EPLD作为硬件信号处理器的核心部件，使得硬件信号处 理器具备集成度高、容量大、输入/输出口数量多、与外围器件交换的数据量 高的优点，并能提高定时精度及可靠性、降低成本、实现硬件的灵活配置。
图1是本实用新型天气雷达的硬件信号处理器的结构示意图； 图2是本实用新型天气雷达的硬件信号处理器的电路原理图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附 图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的 具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
FPGA (Field Programmable Gate Array，现场可编程门阵列)具有灵活性 和及时面市的优势，越来越多地被设计者用来作为消费类、工业和汽车、有 线和无线通信以及医疗市场等系统中ASIC (Application-Specific Integrated Circuit,专用集成电路)的替代方案。ACEX IK系列FPGA提供了低风险 和低成本的解决方案，是中低规模ASIC很具吸引力的替代方案。ACEX IK 是Altera公司的低成本方案产品，从576LE到4992LE。ACEX IK系列FPGA 采用更先进的工艺(0.22um、全铜线技术)，从而大幅降低了成本，同时提 高了性能。根据成本控制及实际功能的需要，本实用新型选择了 EP1K50作 为新型天气雷达硬件信号处理器的核心部分。
图1示出了本实用新型天气雷达的硬件信号处理器的结构，所述天气雷 达包括硬件信号处理器10、软件信号处理器20、显示终端30、天线40、发 射机50和接收机60，所述硬件信号处理器10主要由FPGA构成，优选采用 EP1K50型号的FPGA，所述硬件信号处理器10包括
发射机定时信号产生模块H，用于根据软件信号处理器20的控制命令， 生成定时信号并将该定时信号发送给发射机50。
接收机参数控制模块12，用于根据软件信号处理器20的控制命令，向 接收机60发送各种控制参数。
天线控制模块13，用于根据软件信号处理器20的控制命令，向所述天 线40发送控制命令或者接收天线状态。
优选的是，所述硬件信号处理器10还包括IQ数字采集模块14和FIFO 存储器15，所述IQ数字采集模块14将接收机60传来的串行IQ数据进行串 并转换，然后送往所述FIFO存储器15存储，以等候软件信号处理器20读 取。硬件信号处理器10是整个雷达系统的核心部分。所述软j牛信号处理器 20采用PSP(可编程信号处理器)，主要核心是DSP(Digital Signal Processor, 数字信号处理器)，该软件信号处理器20可存—储于PC终端中。软件信号处 理器20的控制命令送往硬件信号处理器10，硬件信号处理器10结合DSP 的译码控制等功能构成核心的时序产生电路，可方便地对定时时序进行修改 调试，产生各路定时信号以RS-422接口送往各分系统。
本实用新型的硬件信号处理器采用大容量FPGA替代EPLD作为定时器 的主要硬件，尽可能在FPGA内部实现所有功能，减少外围器件，以达到统 一板级设计、提高定时精度及可靠性、降低成本、实现硬件的灵活配置的目 的。通过采用FPGA运用HDL (Hardware Description Language,硬件描述语 言)来编写实现定时控制功能的源程序，在縮短定时器的设计周期、提高设 计效率、便于调试的同时，还增强了整个系统的可靠性，能够满足当前系统 越来越复杂的需要。EP1K50在继承中小规模集成电路EPLD优点的基础上 又具备集成度高、输入/输出口数量多、减少外围器件等特点，将其应用在硬 件信号处理器中，就可以用比以前少得多的硬件来实现比以前复杂得多的逻 辑时序关系。随着现代天气雷达技术的不断发展，对定时器小型化、模块化、 通用性、可编程性、可修改性的要求越来越高，EP1K50的应用则能满足这 些方面的需要。
图2示出了本实用新型天气雷达的硬件信号处理器的电路原理，所述硬 件信号处理器10包括一数字信号处理器PSP，所述数字信号处理器PSP用 于接收所述软件信号处理器20的控制命令，并将所述控制命令发送给硬件信 号处理器10。 C-HSP A即C波段硬件信号处理定时板，该部分主要完成的功 能是把雷达系统中数字下变频的24位IQ数据，根据时序要求通过数字信 号处理器PSP (ADSP21160)的外部接口 (ExternalPort)传送到软件信号处 理器20中处理后送给显示终端30;软件信号处理器20通过软件向板卡寄存 器空间设置不同的命令参数，产生不同要求的定时信号，分别去控制和天线 40、发射机50以及接收机60。
所述硬件信号处理器10还包括一接口模块C-HSP B,所述接口模块 C-HSP B为硬件信号处理器10和数字信号处理器PSP提供通信通道。C-HSP A和C-HSPB中包含的651vdml76芯片、651vdms31/32芯片为接口芯片。图2中的C-INTERFACE为硬件信号处理接口板，该接口板中包括EPM3128(可 编程逻辑器件)和CY7C466芯片。
C-HSP A接收机控制功能的完成，主要是通过规定的接口向接收机60 发送各种控制参数，该控制参数主要有接收机控制数据和接收机控制时钟两 部分。控制参数的发送由计算机软件启动。在一次数据传送中，共发送5组 控制参数，每组为8位，共40位控制参数。在软件中，先往FPGA中写入 组参数，然后再写启动命令信号，启动数据传输。
C-HSP A为发射机50提供九种定时信号"RF Pulse Start" 、 "RF Driver Trigger" 、 "Filament Sync Trigger " 、 "Modulator Charge Trigger"、 "Post-Charge Regulator Trigger" 、 "Short Beam Pulse Select" 、 "Short RF Pulse Select" 、 "Trigger-Charge Trigger" 、 "Modulator Discharge Trigger"、 及一组数据信号"PRI Range Data[2.,l]"。定时信号的发送方是硬件信号处 理器10，接收方是发射机50。定时信号以RS-422接口差分信号型式传输， 其发送器型号为26C31，接收器型号为26C32或26C33,发送器、接收器均 采用+5V电源。定时信号脉冲宽度为0.8士0.1Ms (除Post-Charge Regulator Trigger为12us)，脉冲均为负电平有效。
由数字信号处理器PSP (ADSP2U60)通过TL16C550接口向天线40发 送天线控制命令，天线40通过TL16C550接口向数字信号处理器PSP (ADSP21160)回传天线状态。TL16C550接口工作在FIFO中断方式，和 SWEEP中断共用一条中断线。数字信号处理器PSP (ADSP21160)通过读 HSP里的中断标志来判断是串口中断还是SWEEP中断。
综上所述，本实用新型硬件信号处理器采用FPGA，优选采用EP1K50 型号的FPGA，该硬件信号处理器包括发射机定时信号产生模块、接收机参 数控制模块以及天线控制模块。通过采用FPGA替代EPLD作为硬件信号处 理器的核心部件，使得硬件信号处理器具备集成度高、容量大、输入/输出口 数量多、与外围器件交换的数据量高的优点，并能提高定时精度及可靠性、 降低成本、实现硬件的灵活配置。
当然，本实用新型还可有其它多种实施例，在不背离本实用新型精神及 其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应 的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要 求的保护范围。
权利要求1、一种天气雷达的硬件信号处理器，所述天气雷达还包括软件信号处理器、天线、发射机和接收机，其特征在于，所述硬件信号处理器主要由FPGA构成，所述硬件信号处理器包括发射机定时信号产生模块，用于根据所述软件信号处理器的控制命令，生成定时信号并将该定时信号发送给所述发射机；接收机参数控制模块，用于根据所述软件信号处理器的控制命令，向所述接收机发送各种控制参数；天线控制模块，用于根据所述软件信号处理器的控制命令，向所述天线发送控制命令或者接收天线状态。
2、 根据权利要求1所述的硬件信号处理器，其特征在于，所述硬件信号 处理器还包括IQ数字采集模块和FIFO存储器，所述IQ数字采集模块将所 述接收机传来的串行IQ数据进行串并转换，然后送往所述FIFO存储器存储， 以待所述软件信号处理器读取。
3、 根据权利要求1所述的硬件信号处理器，其特征在于，所述硬件信号 处理器包括一数字信号处理器，所述数字信号处理器用于接收所述软件信号 处理器的控制命令，并将所述控制命令发送给所述硬件信号处理器。
4、 根据权利要求1所述的硬件信号处理器，其特征在于，所述硬件信号 处理器还包括一接口模块，所述接口模块为所述硬件信号处理器和数字信号 处理器提供通信通道。
5、 根据权利要求1~4任一项所述的硬件信号处理器，其特征在于，所 述硬件信号处理器采用EP1K50型号的FPGA。
专利摘要本实用新型公开了一种天气雷达的硬件信号处理器，所述天气雷达还包括软件信号处理器、天线、发射机和接收机，所述硬件信号处理器主要由FPGA构成，所述硬件信号处理器包括发射机定时信号产生模块，用于根据所述软件信号处理器的控制命令，生成定时信号并将该定时信号发送给所述发射机；接收机参数控制模块，用于根据所述软件信号处理器的控制命令，向所述接收机发送各种控制参数；天线控制模块，用于根据所述软件信号处理器的控制命令，向所述天线发送控制命令或者接收天线状态。借此，本实用新型具备集成度高、容量大、输入/输出口数量多、与外围器件交换的数据量高的优点，并能提高定时精度及可靠性、降低成本、实现硬件的灵活配置。
文档编号G01S7/00GK201269928SQ20082014069
公开日2009年7月8日 申请日期2008年10月14日 优先权日2008年10月14日
发明者何建新 申请人:成都远望科技有限责任公司;何建新