专利名称：基于多fpga并行处理的海底三维声纳图像成像系统的制作方法
技术领域：
本发明涉及FPGA技术及分布式并行计算技术，具体来说是一种多 FPGA并行处理的海底三维声纳图像成像系统。
背景技术：
"相控阵三维声学摄像声纳"是一种新型的实时三维图像声纳，它用一 个声脉冲透射整个观察体积，同时产生16384个实时波束信号，经过实时 信号处理得到三维声纳图像。每秒钟高达20次的更新率。
相控阵三维声学摄像声纳系统成像的原理是采用数字波束形成器对 回波信号进行延时后进行乘累加的运算。
以前的声纳成像系统通常采用数字信号处理器(Digital Signal Processor, DSP)实现。DSP具有技术较为成熟、实现工具完善、编程简 单等优点，但由于其内部结构的限制，在进行计算时经常会出现緩存朴空 (Cache Miss)等现象，影响系统计算性能。DSP技术的设计通常持续计 算性能只能维持在其峰值计算性能的10% ~33%,无法取得很高的计算性 能。
近年来FPGA技术取得了飞速发展，已经从最初只能面向纯逻辑替代 的应用转变为能够面向复杂的计算密集型应用。最新推出的FPGA器件 中，不仅集成有丰富的可配置逻辑块资源(Configurable Logic Block, CLB)，还包括大量面向计算密集应用的DSP单元、块状RAM (Block RAM, BRAM)和用于高速串行通信的RocketIO GTP收发器单元。同时 为方便FPGA的调试，各FPGA厂商还推出了片内逻辑分析测试工具(如 Xilinx公司的ChipScope)，在软硬件上保证了在FPGA上实现高性能计算 的可行性。
虽然单FPGA芯片已经取得了较高的计算性能，但受到半导体工艺的 限制，器件的速度和性能不可能无限提高。而且由于高速器件的应用，也 给系统的设计和可靠性带来了一系列的新问题，如功耗增大、信号完整性 恶化、系统的电磁兼容性难以保证等。并行计算技术的引入则为克服单器件的性能限制、满足系统的高性能需求提供了4艮好的解决方案。为了在现 有技术条件下进一步提高系统的计算性能，需要采用并行计算技术。
发明内容
本发明提供了一种基于多FPGA并行处理的海底三维声纳图像成像 系统，该系统利用对2304路回波信号进行同步采集，同时产生16384个 实时波束信号，经过实时信号处理得到三维声纳图亏象。
一种基于多FPGA的并行处理的海底三维声纳图像成像系统，采用主 从分布式结构，包括48个子信号处理机，1个主信号处理机与数据传输处 理器。
所述的子信号处理机(410)与主信号处理机(420)通过串行数据总线进 行数据交互；
所述的数据传输处理器(430)与主信号处理机(420)通过串行数据总线 进行数据交互。
所述的主信号处理机包含有4片FPGA芯片。
所述的48个子信号处理机是采用并行处理技术，每个子信号处理机 包含有l片FPGA芯片与48路模数转换器，所述的模数转换器对声纳回 波信号进行同步数据采集。
所述的FPGA芯片内部集成大量的DSP单元和Ram单元，DSP单元 用于并行数据运算，Ram单元用于并行数据存储。
所述的FPGA内部DSP单元的乘法器可以选择Xilinx公司的V-4系 列DSP48单元或V-5系列DSP48E单元。
所述的数据传输处理器采用嵌入式处理器，包括命令参数发送模块、 数据接收模块、互连网络控制器、和存储控制器。
命令参数发送模块用于系统运行工作、停止工作等命令与时间可变增 益(TVG)等数据参数的发送；
数据接收模块用于接收主信号处理机处理的结果数据；
存储控制器用于緩存主信号控制器传来的结果数据；
互连网络控制器将结果数据上传到干端的PC机，进行最后结果的后 处理与显示。
所述三维声纳图像成像系统的整体处理流程如下1) 当数据传输处理器接收到上位机发来的"开始数据采集"命令时，
数据传输处理器将"开始数据采集"命令发送给子信号处理机，48个子信 号处理机上的多路模数转换器开始同步工作，接着子信号处理机上的 FPGA对多路模数转换器采集的数据进行离散傅里叶变换，并将计算结果 传输给主信号处理机。
2) 主信号处理机接收子信号处理机上传输过来的数据，并对接收到 的数据进行波束形成算法，接着将波束形成算法的结果(波束能量矩阵) 传输给数据传输处理器。
3) 数据传输处理器接收主信号处理板传输过来的波束能量矩阵，并 将波束能量矩阵上传给干端的PC机。
4) 当数据传输处理器接收到上位机的"结束数据采集"命令时，数 据传输处理器会将"结束数据采集"命令发送给子信号处理^L,子信号处 理机就停止数据采样。
本发明优点为系统利用对2304路回波信号进行同步采集，同时产 生16384个实时波束信号，经过实时信号处理得到三维声纳图像，从而实 现整个场景的实时显示。实时的海底三维图^^声纳成^f象系统在海上工程实 施、海港墙壁检查、海底管道检查、蛙人探测、水雷和水雷类目标识别、 水下航行器的避障、导航等各方面具有广泛的应用前景。
图1为本发明海底三维声纳图像成像系统的结构示意框图； 图2为本发明海底三维声纳图像成像系统的数据传输处理器的内部结 构示意框图3为本发明海底三维声纳图像成像系统的子信号处理机的内部结构 示意框图4为本发明海底三维声纳图像成像系统的主信号处理机的内部结构 示意框图5为本发明海底三维声纳图像成像系统的工作流程图。
具体实施例方式
如图1所示，基于多FPGA并行处理的海底三维声纳图像成像系统，以嵌入式处理器作为数据传输处理器430,采用串行数据传输协议对子信 号处理机410与主信号处理机420进行互连，组成主从分布式多FPGA并 行处理架构。数据传输处理器430将主信号处理机的波束结果数据上传到 干端的PC机，PC机对波束结果数据进行后处理并显示。
子信号处理机410与主信号处理机420通过串行数据总线进行数据交 互；数据传输处理器430与主信号处理机420通过串行数据总线进行数据 交互。
如图2所示，数据传输处理器里面的软件功能模块包括命令参数发送 模块510、数据接收模块520、以太网控制器530、和存储控制器540，命 令参数发送^t块510、数据接收模块520、以太网控制器530、和存储控制 器540在数据传输处理器内部通过软件编程实现
命令参数发送模块是数据传输处理器采用12C接口与子信号处理机相 连，将"开始数据采集"、"结束数据采集""T VG控制中需设置的数值" 等参数命令通过I2C传输给子信号处理机。
数据接收模块是数据传输处理器通过本地数据总线与主信号处理机 相连。数据传输处理器通过数据接收模块接收主信号处理机传输过来的波 束能量矩阵。
数据传输处理器里面的以太网控制器与外部以太网物理层芯片 (VITESSE公司的VSC8641芯片)相连实现千兆以太网接口，通过该千 兆以太网接口，数据传输处理器与干端的PC机进行互联，将最终的波束 能量矩阵上传给干端的PC机。
数据传输处理器里面的存储控制器通过数据传输处理器芯片内部集 成的DDR控制器与外部的DDR存储器相连，该DDR存储空间起到緩存 波束能量矩阵数据作用。
如图3所示，子信号处理机410包含有48路换能器110、 48组信号 调理电路120、 48路模数转换器130和1片FPGA芯片140。数据传输器 传输过来的T VG值用于控制调理电路的增益的大小，传输过来的命令控 制信号("开始数据采集"、"结束数据采集"等命令)用于控制子信号处 理机的起动工作与停止工作。48路模数转换器通过主信号处理机上传输过 来的同步时钟信号完成对回波声納信号的进行同步采集，FPGA用于对输入数据进行离散傅里叶变换，其变换公式为J\TW-jjc(")exp(-j脊"A:),其 中W为离散傅里叶变换的点数，4")表示采样数据，Z(A:)为离散傅里叶变
换的结果，A为频率索引号，同时A满足以下关系式A-丄，其中A为
离散傅里叶变换的结果Z(A:)所对应的信号频率，厶为模数转换器(ADC) 的采样频率。最终的离散傅里叶变换结果％(^)通过串行传输协议，发送给 主信号处理;t/L。
如图4所示，主信号处理机420包含有4片FPGA芯片210。每片 FPGA芯片分别对子信号处理机处理过的576( 12x48 )路的信号进行处理， 与子信号处理机一样，该4片FPGA同样用于对输入数据进行乘累加计算 操作，其计算公式为^=^7，其中g为一个128x128的波束能量矩阵， X代表x轴方向的时延参数组成的128x48的时延参数矩阵，该时延参数 矩阵通过查询波束的时延参数表得到，M代表48x48的采样数据的离散傅 里叶变换结果的数据矩阵，该数据矩阵是子信号处理机通过对采样数据的 进行离散傅里叶变换得到，y代表y轴方向的时延参^t组成的48x128的 参数矩阵，该时延参数矩阵通过查询波束的时延参数表得到，所有时延参 数可以查询波束的时延参数表得到。该计算过程分布在4片FPGA芯片内 部，采用FPGA内部DSP单元实现(V-4系列的DSP48单元和V-5系列 的DSP48E单元)。该4片FPGA芯片也是通过串行数据传输协议进行数 据交换。主信号处理机最终将波束能量矩阵g上传给数据传输处理器。
如图5所示，基于多FPGA并行处理的海底三维声纳图像成像系统工 作流程如下系统复位结束后，完成初始化，首先处于空闲状态。当数据 传输处理器430接收到上位机发来的"开始数据采集，，命令时，48个子信 号处理机410上的多路模数转换器开始同步工作,子信号处理机410上的 FPGA对多路模数转换器采集的数据进行离散傅里叶变换，并将计算结果 传输给主信号处理机进行运算，主信号处理机420将波束能量矩阵传输给 数据传输处理器，最后，数据传输处理器430将波束能量矩阵传给干端的 PC机。当数据传输处理器430接收到上位机"结束数据采集"命令时， 整个系统又处于空闲状态。
权利要求
1.一种基于多FPGA并行处理的海底三维声纳图像成像系统，其特征在于该系统采用主从分布式结构，由48个子信号处理机(410)、1个主信号处理机(420)和1个数据传输处理器(430)三部分组成；所述的子信号处理机(410)与主信号处理机(420)通过串行数据总线进行数据交互；所述的数据传输处理器(430)与主信号处理机(420)通过串行数据总线进行数据交互。
2. 如权利要求1所述的海底三维声纳图像成像系统，其特征在于 所述的数据传输处理器(430)釆用嵌入式处理器。
3. 如权利要求1所述的海底三维声纳图像成像系统，其特征在于 所述的数据传输处理器(430)包括命令参数发送模块(510)、数据接收 模块(520)、互连网络控制器(530)、和存储控制器(540);所述的命令参数发送模块(510)用于数据参数的发送，所述的数据 参数包括系统运行工作命令、停止工作命令与时间可变增益；所述的数据接收模块(520)用于接收主信号处理机(420)处理的结 果数据；存储控制器(540)用于緩存主信号控制器传来的结果数据； 互连网络控制器(530)用于将结果数据上传到干端的PC机并对最后 结果进行后处理与显示。
4. 如权利要求1所述的海底三维声纳图像成像系统，其特征在于 所述的主信号处理机(420)包含有4片FPGA芯片。
5. 如权利要求1所述的海底三维声纳图像成像系统，其特征在于 所述的子信号处理机(410)每个均包含有1片FPGA芯片和48路模数转换 器，所述的模数转换器对声纳回波信号进行同步数据釆集。
6. 如权利要求5所迷的海底三维声纳图像成像系统，其特征在于 所述的子信号处理机(410)每个均釆用并行处理^技术。
7. 如权利要求4或5所述的海底三维声纳图像成像系统，其特征在 于所述的FPGA芯片内部设有大量的DSP单元和Ram单元，DSP单元 用于并行数据运算，Ram单元用于并行数据存储。
8.如权利要求7所述的海底三维声纳图像成像系统，其特征在于 所述的FPGA内部的DSP单元的乘法器为Xilinx的V-4系列的DSP48单 元或V-5系列的DSP48E单元。
全文摘要
本发明公开了基于多FPGA并行处理的海底三维声纳图像成像系统，系统采用主从分布式结构，使用FPGA和嵌入式处理器完成对回波信号的处理与传输，由48个子信号处理机、1个主信号处理机和1个数据传输处理器组成。当系统的数据传输处理器收到上位机发送的“开始数据采集”命令时，子信号处理机上的多路模数转换器开始同步工作，对多路模数转换器采集的数据进行离散傅里叶变换，并将计算结果传输给主信号处理机，主信号处理机进行计算得到将波束能量矩阵传输给数据传输处理器，最后将波束能量矩阵传给干端的PC机。本发明系统利用对2304路回波信号进行同步采集，产生16384个实时波束信号，经实时信号处理得到三维声纳图像。
文档编号G01S15/00GK101625412SQ20091010138
公开日2010年1月13日 申请日期2009年8月3日 优先权日2009年8月3日
发明者翔 田, 朋 陈, 陈耀武 申请人:浙江大学