专利名称：具有分区扫描链的集成电路的扫描测试中的增强控制的制作方法
技术领域：
本公开的实施例通常涉及集成电路的测试，并且更具体地涉及在具有分区的扫描链的集成电路的扫描测试中提供增强控制。
背景技术：
基于扫描的测试(扫描测试)通常被执行以测试集成电路(IC)。扫描测试通常涉及测试方法，其中IC中的存储元件(例如，触发器(flip-flop))被连接为扫描链，测试向量经由在IC上提供的输入测试管脚移位到扫描链中，所述IC被置为评估模式(捕获相位)，使得所述输入被评估，并且捕获周期中所获得的相应的响应向量经由输出测试管脚移出。响应向量中的比特值与期望的输出相比较，从而确定IC中的任何故障状态。IC通常设计有分区的扫描链，意味着每个分区的扫描链包含相应的存储元件组， 其可操作为扫描链从而接收相应的测试向量。如相关领域中公知的，为了一些原因使用分区的扫描链，例如为了期望的隔离的分区组的可测试性、不同频率中的不同分区的可操作性、电源管理等等。通常期望在这些环境中提供更多控制，以便可以采用适于相应的环境的测试。
发明内容
具有分区的扫描链的集成电路(IC)中实现的测试控制器提供执行扫描测试中的增强控制。根据一方面，测试控制器可以选择性地将用于IC的不同的扫描链的扫描持续时间控制为独立的。独立性显示在为分区选择扫描持续时间(持续时间的开始和长度)而不考虑用于相同测试的另一个分区的扫描持续时间的能力。这意味着任何两个扫描持续时间能够适合具体情况地被重叠或不重叠。将测试控制器与外部测试器接合所需要的管脚的数目小于测试控制器能够支持的分区的数目。根据另一个方面，IC包括具有相应于每个分区的比特的寄存器，从而当能够独立地扫描每个扫描链时，支持跳变故障(或者L0S)测试。寄存器用于将被扫描的第一向量的最后的比特存储到第一扫描链，并且与被扫描的第二向量的最后的比特一起提供到第二扫描链。在(进入各自的链的)两个最后的比特中进行扫描之后即评估该电路，从而执行LOS 测试。所述寄存器可以包含多个比特，从而存储多个扫描链的最后的比特，以便LOS测试能够关于多个扫描链被支持。根据另一个方面，具有分区的扫描链的IC包括串并(SPC)和并串(PSC)转换器， 从而最小化支持扫描测试所要求的外部管脚。在一个实施例中，在较高频率下提供更小的数据单元到SPC，其连接多个更小的数据单元，从而形成更大的单元，然后该单元的比特被扫描到相应的扫描链中。因此减少了在IC上从外部测试器接收比特的管脚的数目。逆向逻辑可以用于PSC中，从而同样减少发送被扫描出的数据的管脚的数目。下面参考用于说明的示例描述本发明的一些方面。应该理解，阐述多个具体细节、关系和方法从而提供对本发明的充分理解。然而，相关领域的技术人员会容易认识到，本发明能够在不具有一个或更多个具体细节的情况下被实践或者以其他方法实践，等等。在其他的情况下，公知的结构或者操作未被详细示出， 从而避免了混淆本发明的特征。
图1是其中能够实现本发明的一些特征的示例环境的框图。图2是示出了在本发明的实施例中的具有多个扫描分区的IC的框图。图3是在本发明的实施例中在具有分区的扫描链的IC中实现的分区选择器电路的框图。图4A和4B是示出了在本发明的实施例中在IC中的扫描测试期间的波形的时序图。图5是本发明的实施例中的测试控制器的框图。图6是描述了在本发明的实施例中提供作为到ATPG工具的输入的IC的设计信息的图示。图7是示出了在实施例中由ATPG工具生成的示例性测试向量/比特的图示。图8A和8B是示出了在实施例中可以执行启动捕获(LOC)测试的方式的示例性时序图。图9是在本发明的实施例中支持跳变故障测试的IC的框图。图IOA是示出了用于启动移位(LOS)测试的示例性测试方案的简化的框图。图IOB是在实施例中指定启动和捕获脉冲将应用的分区的示例性表格的图示。图10C-10G是相应于在图IOB的表格中列出的测试方案的时序图。图11是在实施例中具有用于扫描测试的减少数目的测试管脚的IC的框图。图12是示出了在本发明的实施例中实现串并转换器的方式的框图。图13是示出了在本发明的实施例中实现并串转换器的方式的框图。
具体实施例方式下面用一些用于说明的示例描述各种实施例。1.示例性环境图1是示例性环境的框图，其中能够实现本发明的一些特征。所述框图示出了包括测试器110和集成电路(IC) 120。示出IC 120(可以是片上系统/SoC)包括解压缩器130、 扫描链140和压实器150。为了简明，图中只示出了单个IC。然而，能够使用测试器110对多个IC同时测试。测试器110在到IC 120中的解压缩器130的路径112(SI)上提供压缩形式的测试向量，并且在自压实器150的路径121 (SO)上接收表示压缩形式的测试的捕获的结果的响应向量。测试器110可以比较响应向量中的比特值与期望值，从而确定IC 120中的故障。 测试器110在路径170上提供了扫描使能信号(SE)，并且经由路径160 (CLK)提供一个或更多个时钟到IC 120，其中所述时钟在扫描测试期间配合IC 120的操作。测试器110也可以提供配置数据，以便经由路径181指定时钟的配置并在IC 120中产生控制信号，以用于指定IC 120中的分区的数目等等。
解压缩器130解压缩在路径112(SI)上接收的测试向量，并且经由路径134将测试向量以未压缩的形式提供到扫描链140。压实器130压缩在路径145上接收的响应向量， 并且经由路径121 (SO)提供相应的压缩响应向量到测试器110。如相关领域中公知的，能够使用各种方法基于组合和/或时序电路实现解压缩器和压实器模块。扫描链140包括IC 120的触发器元件，其设法使用基于扫描的方法被测试。贮存元件可以被设计为操作为一个或更多个扫描链(例如，其可以实现为分区的扫描链)，每个贮存元件均包括存储元件，该存储元件在测试向量的移入和响应向量的移出期间连接作为移位寄存器。响应向量包含(在捕获循环期间的)组合逻辑的评估的结果(响应比特)，该组合逻辑在测试向量的移入完成时进行测试。尽管为了简明没有示出，但是IC 120包含各种其他元件，例如设计出组合逻辑元件，其与扫描链140中的贮存元件结合操作以提供实用的IC 120。此外，IC 120可以包含相应的电路(例如，测试控制器)，从而在内部产生各种时钟和控制信号，该时钟和控制信号用于协调扫描测试操作并且被提供到扫描链140中的存储元件。基于自测试器110接收的时钟160 (CLK)可以产生时钟。应当注意，路径SI和SO可以包含/表示多个信号线路(每个线路在给定时间传送单个比特)，并且因此，IC 120可以包含相应数目的管脚，从而连接到信号线路，并且被显示标记为SI和SO。本发明的一些特征使在具有分区的扫描链的集成电路的扫描测试中的增强控制成为可能。因此，下面描述包含扫描链的示例性集成电路的细节。2.集成电路图2是示出了一个实施例中的IC的细节的框图。可以用于代替图1中的IC 120 的IC 200被显示为包括解压缩器210A-210N、分区220A-220N、压实器230A-230N、多路复用器(MUX) 250和测试控制器270。解压缩器210A-210N中的每一个解压缩经由信号线路112(SI)接收的压缩的测试向量，并且将解压缩的向量提供到在相应分区中的扫描链。路径112(SI)表示多个扫入路径(scan-in path)(信号线路/数据路径)，所述扫入路径中的一些或者全部可以基于例如每个分区220A-220N中的扫描链的数目而被提供到解压缩器210A-210N中的每个。因此，例如，当路径112(SI)可以包含十六个分离的信号线路/数据路径时，解压缩器 210A-210N可以每个都连接到全部十六个扫入路径或者少于十六个扫入路径，即每个扫入路径201A-201N(连接到各自的解压缩器210A-210N)可以是16比特宽或者更少。进一步， 连接到一个解压缩器的扫入路径的数目可以不同于连接到另一个解压缩器的扫入路径的数目，并且因此由一个解压缩器接收的(同时)输入向量的数目可以不同于由另一个解压缩器接收的输入向量的数目。分区220A-220N可以每个都包含由存储元件形成的一个或更多个扫描链，其中在每个分区中的扫描链通常可由相应的时钟操作。所述时钟可以全部关于彼此同步，或者具有关于彼此的不同的相位/频率关系。因此，在分区220A-220N中的扫描链元件被显示为由各自的时钟22IA (CLKA)-22IN (CLKN)计时。在一个实施例中，时钟221A-22IN彼此同步。 通常，每个分区(其可以包含多个扫描链)可以被视为单个扫描链。每个分区可以从其他分区经由“分区间路径(inter-partition path) ”接收数据输入。每个分区间路径将数据值从一个分区中的贮存元件(寄存器、触发器等)传送到其他分区中的贮存元件，其间具有任意的组合逻辑。该组合逻辑可以被视为包含在图2中所示的逻辑路径/箭头内。例如，分区220A可以从分区220B经由路径222B接收一个或更多个数据输入，并且在路径222A上将一个或更多个数据输入提供到分区220B。尽管未示出， 但是这些分区间数据路径也可以存在于其他对分区之间。同样，在路径222B上提供的数据输入可以进一步由分区220A中的贮存元件评估/处理，其依次在路径222k上提供数据输入。在基于扫描的测试期间，在每个分区中，可以使用贮存/存储元件(例如，触发器)形成一个或更多个扫描链。为了便于说明，图2中只示出了每个分区中的一个扫描链 (分区220A中的扫描链220A-1，分区220B中的扫描链220B-1，以及分区220N中的扫描链 220N-1)。然而，每个分区可以包含多个扫描链。通常，分区指提供限定/特定功能的IC的一部分(例如，ALU、USB控制器，可以提供作为各自的功能块)。扫描链220A-1在路径212A上接收解压缩的测试向量，并且在路径223A上提供响应向量。类似地，扫描链220B-1在路径212B上接收解压缩的测试向量，并且在路径22 上提供响应向量。分区220A以及分区220B-220N中的其他扫描链以相应的类似方式操作。压实器230A-230N从各自的分区220A-220N(中的扫描链)接收响应向量，压缩所述响应向量，并且经由各自的“扫出(scan-out) ”路径235A-235N提供被压实/压缩的响应向量。路径235A-235N中的每个可以包含多个路径，并且在一个实施例中，分别包含与扫入路径201A-201N中的路径数目相同的路径数目。MUX 250在测试输出端121 (SO)上基于选择信号251的值提供输入235A-235N中的一个。因此，路径121(S0)可以表示多个输出信号线路。可以使用任意一些公知的技术执行在解压缩器中的解压缩和在压实器中的压实。 在一个实施例中，使用组合元件实现解压缩器210A-210N和压实器230A-230N。然而，在其他实施例中，解压缩器和压实器能够使用时序(时钟)元件实现，或者使用组合元件和时序元件的结合实现。还应注意，虽然IC 200在以上说明为包括解压缩器和压实器，但是可以仅为了一些原因而要求实施解压缩器和压实器，所述原因例如为减少提供测试向量的外部装置(例如测试器)的存储需求、减少测试应用时间并因此减少测试成本、减少测试器管脚的数目、等等。在不具有解压缩器和压实器的IC中同样能够实现本发明的一些特征。测试控制器270从测试器(例如，测试器110)接收主时钟160 (CLK)和主扫描使能(scan enable)SE(170)，并且为分区220A-220N中的每个分区生成时钟和扫描使能信号。如下面详细说明的，测试控制器270提供生成时钟信号(221A-221N)和扫描使能信号 (222A-222N)中的增强控制，所述信号被认为包含在路径278中。测试控制器270生成提供到MUX 250的选择信号251。测试控制器270可以接收由测试器在路径181上提供的配置数据。测试控制器270提供增强的控制，同时在分区的扫描链(S卩，在不同的分区 220A-220N中的扫描链)中执行基于扫描的测试。这种增强的控制包括将测试向量扫入一些分区，而不将测试向量扫入其他一些分区，将测试向量并行扫入全部分区或者仅扫入一些分区，等等。根据本发明的一个方面，测试控制器270提供这种增强的控制，同时包括与测试器(例如，测试器110)接合的较少的控制管脚，所述控制管脚指定将被使能/禁用的具体分区，该具体分区能够是(小于)其控制的分区总数的任何子集。结合一个实施例中的这种电路的图示继续说明。4.分区选择器图3是在本发明的一个实施例中在具有分区的扫描链的IC(的测试控制器270) 中实现的分区选择器电路的框图。尽管图中仅示出了相应于两个分区的组件/块，但是图 3的分区选择器300被假设实现为用以生成用于四个分区P1-P4的分区选择(分区使能/ 禁用)信号。进一步地，如相关领域技术人员在阅读本公开后显而易见的，通过图3中所示的块/组件的适当的配置和/或复制，能够支持比四个分区更多或更少的分区。块395和396分别为分区Pl和P2生成相应的选择信号381 (Pl_s)和382 (P2_s)。 未示出类似于或者等同于块396的两个额外的块，其中每个块用于为分区P3和P4生成选择信号，但假设所述两个额外的块存在，并且为分区P3和P4生成各自的选择信号383 (P3_ s)和384(P4_s)。例如395,396的块以及相应于分区P3和P4的块被称为级。延迟寄存器309和312、计数寄存器311和313、以及旁路寄存器318根据IEEE 1149. 1标准JTAG技术规范形成IC 200的边界扫描寄存器(303)的一部分。边界扫描寄存器303被配置为包含用于四个分区中的每个分区的延迟寄存器和计数寄存器(例如用于第二分区的延迟寄存器312和计数寄存器313)，并且包含旁路寄存器以用于除了分区Pl以外的全部分区。如以下部分中所述，计数寄存器指定扫描持续时间的长度，并且延迟寄存器指定相对于起始信号的延迟。用于第一级的起始信号自测试器110(作为信号305)接收，而对于随后的级，起始信号由相应的旁路寄存器中的值确定。由旁路寄存器提供的值指定用于级的起始信号是由前一级的输出提供，还是由直接来自测试器110的信号305提供。在这些寄存器中设定的值的作用是使得每个分区的扫描起始和扫描持续时间能够由边界扫描寄存器303中的每个寄存器的(由测试器110进行的)适当编程而独立控制。边界扫描寄存器303经由IC 200的管脚TDI (301)从外部测试器串行地接收数字值。在计数寄存器、延迟寄存器和旁路寄存器中保存的数据值可以被看作指示相应的具体持续时间的数字数据，其中在相关联的分区中的扫描链被置为扫描模式。虽然根据图3的方法的配置不需要使用输出管脚TD0(3(^)，但是管脚TD0(3(^)可以(选择性地)用于各种数据的可观察性。例如，编程到边界扫描寄存器303的部分中的数据值(通过TDI完成) 能够在TDO (30 上被校验。边界扫描寄存器303中的寄存器被显示为串联连接，以便单个管脚(在测试器上) 能够可行地用于提供数据比特，该数据比特控制在每个时间实例(或者相应时钟周期)中扫描的具体分区。然而，能够采用替换方法而使用来自测试器110的更多管脚/路径，但是这些管脚/路径的数目比试图控制的分区的数目更少。相关领域技术人员通过阅读本文提供的公开将显而易见一些这样的方法，而不脱离本发明的一些方面的范围和精神。块395包含延迟寄存器309、计数寄存器311、计数器310、比较器320、延迟元件 360、反相器375和与(AND)门370。块396类似地包含延迟寄存器312、计数寄存器313、计数器330、比较器340、MUX ；355、延迟元件；350、反相器385和与门380。信号305 (全局起始 (Global Mart))也由外部测试器提供。为了简明，只提供关于块396的描述，尽管该描述同样适用于类似块395的元件。多路复用器355基于旁路寄存器318的值而选择全局起始信号305或者前一个块395的扫描结束信号3 作为本地起始信号。因此，用于每个非第一分区的扫描的起始能够关于前一个分区的扫描结束或者全局起始305而被控制。延迟元件350延迟本地起始信号一定的持续时间，该持续时间由延迟寄存器312指定，并且将延迟信号传送到与门380和计数器330两者。计数器330从接收到延迟信号353的上升沿开始启动计数(从0)，并且当计数寄存器313和计数器330中的数值相等时，比较器340指示扫描循环的结束。反相器385翻转信号348的逻辑电平。与门380接收反相器385的输出和信号353，并且通过信号353和翻转的信号348的与操作而为第二分区生成扫描使能信号P2_s。参考下面图4A和4B的时序图进一步详细说明图3的电路的操作。4.用于分区扫描使能的时序4A是示出了能够为四个分区P1-P4执行的测试向量的顺序(不相重叠的)扫入的方式的波形。延迟寄存器309假设加载有零延迟值。计数寄存器311和313以及延迟寄存器312(以及用于相应分区P3和P4的延迟寄存器和计数寄存器)假设加载有期望的计数值。全部旁路寄存器(例如，318)加载有逻辑高值，其意味着扫描操作将随前一分区的扫描结束而开始。信号305(全局起始)被置为逻辑高，并且由延迟元件360以零延迟传送。由此， 在时间实例t411，信号361转向逻辑高，并且使得计数器310开始计数。比较器320比较在路径312和321上的计数值。在时间实例t412，计数器310的计数值312等于计数寄存器 311中初始化的计数值，并且比较器320在路径3 上提供逻辑高。与门370接收信号361 以及信号3 (通过反相器375)的逻辑翻转，并且在间隔t411-t412中在输出端381 (Pl_s) 上生成逻辑高。因此，间隔t 411-t 412表示期间测试向量被扫入分区Pl中的间隔，并且该间隔由计数寄存器311中的计数值确定(相等)。路径3 上的逻辑高转换由MUX 355在路径365上传送(由于来自旁路寄存器 318的选择信号是逻辑高)，并且依次由延迟元件350在时间实例t 413处作为逻辑高转换而传送(在路径353上)。延迟元件350基于在路径352上自延迟寄存器312接收的延时计数而生成延迟t413-t 412。在时间实例t 413被置为逻辑高的信号353使计数器330开始计数。比较器340 比较路径334和341上的计数值。在时间实例t 414，计数器330的计数值334等于计数寄存器313中初始化的计数值(路径341)，并且比较器340在路径348上提供逻辑高。与门 380接收信号353以及信号348(通过反相器38 的逻辑翻转，并且在间隔t 413-t 414中在输出端382(P2_s)上生成逻辑高。因此，间隔t 413-t 414表示期间测试向量被扫入分区P2中的间隔，并且该间隔由计数寄存器313中的计数值确定(相等)。路径348上的逻辑高转换被传送到下一级，并且在相应于P3和P4的级中的操作类似于上面关于级/块395和396所述的操作。图4A的信号401和403表示分别相应于信号361和353的信号，而不是分别用于分区P3和P4。类似地，信号402和404表示分别相应于信号3 和348的信号，而不是分别用于分区P3和P4。如图4A所示，信号383 (P3_ s)和384(P4_s)表示为分区P3和P4生成的选择信号。图4B是示出了用于分区Pl和P2的测试向量的扫入相位在时间上重叠的方式的波形，而分区P3和P4的扫入相位是顺序的(不相重叠的)。延迟寄存器309和312假设加载有零延迟值。计数寄存器311和313以及延迟寄存器312(以及相应于分区P3和P4的延迟寄存器和计数寄存器)假设加载有期望的计数值。MUX 355的选择输入由旁路寄存器 318提供为逻辑低(而不是相应于图4A的波形的逻辑高)。然而，相应于分区P3和多路复用器的选择输入被提供为逻辑高。由于延迟寄存器309和312具有零延迟计数，所以如由在图4Β中的时间实例t 421处被置为逻辑高的信号361和353两者所指示的，计数器310和330同时开始计数。比较器320比较路径312和321上的计数值。在时间间隔t 422处，计数寄存器 310的计数值312等于计数寄存器311中初始化的计数值，并且比较器320在路径3 上提供逻辑高。与门370在间隔t 421-t 422中在输出端381(Pl_s)上生成逻辑高。因此，间隔t 421-t 422表示期间测试向量被扫入分区Pl中的间隔，并且该间隔由计数寄存器311 中的计数值确定(相等)。比较器；340比较在路径3；34和341上的计数值。在时间间隔t 423处，计数器330 的计数值334等于计数寄存器313中初始化的计数值(在路径341上)，并且比较器340在路径348上提供逻辑高。与门380在间隔t 421-t 423中在输出端382 (P2_s)上生成逻辑高。因此，间隔t 421-t423表示期间测试向量被扫入分区P2中的间隔，并且该间隔由计数寄存器313中的计数值确定(相等)。如图4B所示，路径348上的逻辑高转换被传送到下一级，并且信号401-404和选择信号383 (P3_s)和384(P4_s)以顺序且不相重叠的方式生成，这是因为在相应于分区P3的级中的计数起始由级/块396的输出348触发，并且在相应于分区P4的级中的计数起始由相应于分区P3的级的相应输出触发。从上面的描述中，可以意识到，根据本发明的一个方面提供了扫描测试中的增强的控制。例如，当图4B的示例中的分区一和二中的测试向量的扫入相位基本重叠时，在图 4A的示例中，用于分区一和二的扫入相位不重叠。也可以理解，通过对计数寄存器、延迟计数寄存器和MUX选择(旁路寄存器)的相应于每个分区的适当值的选择和供给，能够获得用于每个分区的顺序和重叠相位的全部可能的组合。通常，由于上面提供的控制，每个分区能够在具体期望的持续时间中被独立地(即，独立于另一分区的扫描持续时间)扫描。例如，通过在延迟寄存器309中编程较大的值，并选择MUX 355提供逻辑低，能够将P2_s(38》生成为比Pl_s(381)起始得更早。进一步，适当选择计数寄存器311和313 中的值，P2_s(382)的逻辑高持续时间能够被设计为在Pl_s (381)的逻辑高持续时间之前发生，并且不与Pl_s(381)的逻辑高持续时间重叠(或者与其部分重叠)。此外，类似的增强的控制可以独立提供用于每个分区的捕获和扫出相位。这种增强的控制能够被用于最小化功率耗散/消耗。例如，可以完成计算，从而在扫描测试期间估计功率消耗，并且如果确定功率消耗超过期望的限度，那么扫入、捕获和/或扫出可以被顺序执行，而不是并行执行。也可以理解，图3的方法需要比可以控制的分区数目更少的与外部测试器接合的管脚(在图3的示例实施例中是三个)。注意，图3的方法能够支持更多的分区，而不会关联地增加与外部测试器接合所需要的管脚的数目。注意到可以复制与图3中的电路类似的电路，从而独立于用于移入相位的上述选择信号而生成用于使能针对每个分区P1-P4的扫描测试的捕获和移出相位的选择信号。为了便于描述，下面参考图4A和4B的时序图描述仅用于测试向量的移入(或者扫入)相位的图3中的电路的操作。然而，如相关领域技术人员在阅读本公开后显而易见的，类似的控制同样能够独立提供以用于捕获和移出(扫出)相位。假设图3的电路的寄存器和计数器在操作之前以适当的期望值初始化。如下所述，由分区选择器300生成的分区选择信号通过外部测试器(测试器110) 提供的主时钟和主扫描使能信号进行门控制，从而生成提供到每个分区的相应时钟和扫描使能信号。5.测试控制器图5是本发明的一个实施例中测试控制器的框图。测试控制器270(也在图2中示出)被显示为包含分区选择器300、与门520A-520D和530A-530D和寄存器M0A-540D。 虽然这是用于控制分区的一个可行的实施例，但其他实施例也可以包括直接从装置管脚提供信息(而不是使用测试控制器)，或者在装置管脚和测试控制器之间分配控制。进一步地，虽然测试控制器270被显示出实施为支持四个分区，但类似的技术也能够用于更多或更少数目的分区。虽然未示出，但是测试控制器270也可以设计为包含类似于分区选择器300的电路块，以便用于扫描测试的其他相位(例如捕获、扫出相位)的分区时钟和扫描使能信号的独立控制。路径501被认为包含图3的路径301、302和305，并且被认为包括在图1的路径 181中。主时钟160 (CLK)与使能信号381、382、383和384(由分区选择器300生成)逻辑与，从而生成用于四个分区中相应的分区的分区时钟521A、521B、521C和521D。主扫描使能170 (SE)与使能信号381、382、383和384逻辑与，从而生成用于四个分区中相应的分区的扫描使能信号531A、531B、531C和531D。如下面详细所述，移位(经由管脚M0)到寄存器M0A-540D的逻辑比特作为选择信号提供给在图9的电路中使用的多路复用器(用于跳变故障测试)。下面描述生成测试向量的方式，该测试向量用于根据本发明的方面实施的IC(例如，用于图2的电路)中。6.测试向量生成图6是描述了 IC 200的设计信息的图示，该信息被提供作为ATPG(自动测试向量生成)工具的输入。尽管示为图6中的电路图，但是提供到ATPG工具的设计信息是相应于图6中的结构的网表(netlist)(指定组件、相互连接、和组件/相互连接的性质)。再次， 为了便于描述，假设IC 200只包含两个分区220A和220B，每个分区示出为分别包含“N”个链(220A-1 到 220A-N，和 220B-1 到 220B-N)。每个链被示出为包含四个触发器，其中在链220A-1中的触发器示出标记为 (Fll-FH)0然而，通常所述网表将包含与IC 200(图2)的实际结构一样多的分区和组件的细节。与分区220A和220B的电路结构有关的全部信息与图5中所示的控制结构(测试控制器500) —起被提供到ATPG工具。基于因此提供的信息，ATPG工具生成用于测试每个分区的测试向量，然后其能够在测试运行期间以期望的方式被提供(如参考图4A和4B所述，重叠或者不重叠)。图7中示出了一个实施例中生成的测试向量/比特。在图7中，测试比特(700)示出为包含比特 P11-P14、P21-P24、P31-P34、P41-P44、P51-P54、P61-P64、P71-P74 和 P81-P84。然后，如下面简要提到的，测试器110能够被编程以测试IC 200。测试器110的一些示例是来自LTX公司的FUSI0N[TM]测试器、来自Texas Instruments的VLCT[TM]测试器和来自Verigy的 OCELOT [TM]测试器，等等。假设期望将测试向量时序移入到两个分区220A和220B (例如，移位到分区220A 中，随后移位到分区220B中)中，则比特P14、P24、P34和P44在一个时钟周期中被移入分区220A中，在随后的连续时钟周期中跟随有比特(P13、P23、P33和P43)、(P12、P22、P32和 P42)和(P11、P21、P31 和 P41)。比特(P54、P64、P74 和 P84)、(P53、P63、P73 和 P83)、(P52、 P62、P72和P82)和(P51、P61、P71和P81)之后在相应的连续时钟周期中被移入分区220B 中。一旦如上所述完成移入，则产生捕获周期(同样是同时地或者以不重叠的方式， 基于用于捕获相位的相应的分区使能信号)，捕获组合逻辑的响应比特，并且移出。再一次， 能够并行或者以不重叠的方式执行移出。下面说明在一个实施例中基于生成的测试向量执行启动捕获测试的方式。7.启动捕获测试的时序8A和8B是示出了示例波形的图示，该波形表示用如上所述生成的测试向量执行的LOC(启动捕获，也称为固定故障测试(stuck-at fault tests))扫描测试。参考图 8A，间隔811和812分别表示测试和响应向量的扫入和扫出持续时间，其每个都包含四个时钟周期，该四个时钟周期相应于在分区220A和220B的扫描链中串联连接的四个存储元件。间隔伪-tSl表示捕获相位，并且包含启动脉冲813(用于分区220A)和815(用于分区 220B)，以及捕获脉冲814(用于分区220A)和816(用于分区220B)。在图8A的示例中，用于两个分区中的每一个的扫入、捕获和扫出相位被显示为重叠。参考图8B，间隔817和819分别表示用于分区220A和220B的测试向量的扫入间隔，而间隔818表示用于两个分区的响应向量的扫出间隔。再一次，扫入和扫出相位中的每一个被显示为关于四个时钟周期执行，依次相应于在分区220A和220B的扫描链中的四个串联连接的存储元件。间隔t 82-t 83表示捕获相位，并且包含启动脉冲820(用于分区 220A)和822(用于分区220B)，和捕获脉冲821(用于分区220A)和823 (用于分区220B)。在图8B的示例中，用于两个分区中的每个分区的捕获和扫出相位重叠，而用于两个分区的扫入相位是顺序的。如上所述，也能够使用扫入、捕获和扫出相位的其他组合。 在任何分区中还能够存在变化数目的捕获脉冲(0、1或更多)，从而支持不同形式的顺序 ATPG，同时提供在多个分区之间存在的逻辑的覆盖。进一步地，在图8A和8B中，仅为了说明而将时钟221A和221B的频率显示为相同。然而，通常，频率能够是不同的，伴随在图8A 和8B的图示中的扫入、扫出和捕获相位中的相应的改变。如上关于LOC测试所述的方法可能不能支持启动移位(L0Q测试，通常被设计用于捕获跳变故障的另一种类型的扫描测试，也称为延迟测试。同样在LOS测试中，提供从扫描链到组合电路的输入，以便在随后的捕获周期之前在组合电路的节点/网路中引起跳变的发生。然而，与LOC测试方法相反，从用于启动所述跳变的最后一个移位时钟周期中的扫描链直接提供启动值。在等于功能时钟的一个时钟周期的持续时间之后产生捕获周期。捕获、移出输出值，并且在测试器110中针对潜在故障进行分析。因此，在LOS测试中，需要移入扫描链中的最后一个比特引起被测试的组合逻辑中的跳变。然而，从图8B可以观察到，在分区220A中的扫描链中的启动脉冲(最后一个测试比特移入)的发生和捕获脉冲821的发生之间可能存在不可接受的大时间间隔“td”。这种延迟“td”可能过大以至于不能捕获任何关于信号跳变的故障。应当注意，对于有效的跳变故障测试，在相应的组合电路/元件或者互连网路中生成数据值跳变的时间实例和捕获时间实例之间的延迟通常必须不超过一个功能时钟周期(与扫描测试期间相比，通常为在实际操作中使用的时钟周期)。本发明的一个实施例解决了上面提到的要求，并且在下面描述。7.用于LOS测试的增强图9是在本发明的另一个实施例中的IC的框图，该IC支持LOS (启动移位)跳变故障测试，同时仍提供增强控制的益处，例如降低功率消耗，减少或者不影响测试覆盖或者测试应用时间。IC 900被显示为包含寄存器(或者通常为存储元件)910A和910B、MUX 920A和920B、解压缩器930A和930B、分区940A和940B、压实器950A和950B和MUX 960。 为了简明并易于描述，在图9中仅示出了两个分区和相应电路(解压缩器、压实器等等)。然而，能够以多于两个分区实施可替换的实施例(连同相应的解压缩器、压实器和寄存器)， 而不偏离本发明的一些方面的范围和精神。类似于如上参考图2所述的相应组件实现(以及操作)解压缩器930A和930B、 分区940A和940B、压实器950A和950B和MUX 960，并且为了简明在此处不再重复所述说明。扫描使能信号980A和980B被提供到各自的分区940A和940B。各自的时钟CLK9A和 CLK9B分别经由路径941和942提供到所述分区。MUX 960基于控制输入961在扫瞄输出信号线路/管脚999 (SO)上提供输入951A 和951B中的一个。路径901可以表示多个扫入(Si输入)信号线路，期望数目的信号线路被提供到寄存器9IOA (以及MUX 920A)和寄存器9IOB (以及MUX 920B)。路径901 (Si)中相应于分区940A的比特被提供到寄存器910A以及MUX 920A两者。同样地，路径901 (Si)中相应于分区940B的比特被提供到寄存器910B以及MUX 920B 两者。寄存器91(^和91( 由各自的时钟941(0^ 9A)和942 (CLK 9B)计时。如相关领域技术人员通过阅读本公开而显而易见的，虽然MUX 920A和920B被显示为分别位于解压缩器930A和930B之前(在信号路径上)(从而减少寄存器所要求的比特宽度)，但可替换的实施例可以被实施为将寄存器置于解压缩器之后(或者其他位置)，而不偏离本发明的一些方面的范围和精神。放置在解压缩器之后的寄存器也能够提供独立的扫描链的混合控制， 其中在一些扫描链中，使用扫描移位路径启动跳变，而在一些扫描链中，使用启动捕获时钟启动跳变。寄存器910A在时钟CLK9A的激活沿(或者激活电平)上存储输入信号901 (Si)的相应比特(在路径901 (Si)中的信号线路上，其被期望提供到分区940A)。寄存器910B在时钟CLK9B的激活沿(或者激活电平)上存储输入信号901 (Si)中相应的输入信号。时钟 941 (CLK9A)、942 (CLK9B)、扫描使能信号980A和980B和MUX选择信号961可以由类似于测试控制器270的控制器提供，或者直接来自测试器(例如测试器110)。可以期望进行测试的一些方案，并且因此，图IOA说明了一些示例性方案。在该图中，为了方便起见，已经省略了图9中的相应的解压缩器和压实器。标记为A、B、C、D和E的椭圆形块中的每个表示要求进行跳变故障的测试的一个或更多个组合逻辑块。区块A接收 “启动”输入(在路径1001和1002上的数据，其在块A的组合逻辑中引起逻辑跳变)，并且将相应的组合输出提供回分区940A。块B从分区940A和940B中的每个接收“启动”输入，并且将相应的组合输出提供回分区940A。块C从分区940A接收“启动”输入，并且将相应的组合输出提供到分区940B。 块D从分区940A和940B中的每个接收“启动”输入，并且将相应的组合输出提供回分区 940A和940B中的每个。块E从分区940A接收“启动”输入，并且将相应的组合输出提供回分区940A和940B中的每个。在图IOB的表格中提供了包含关于图IOA的结构执行的扫描测试(扫入、捕获或者扫出)的期望相位的示例表格。表格的列1070列出将被测试的块。列1071列出相应的测试相位，其中“L”表示启动，“C”表示捕获，并且Pl和P2分别表示分区1和分区2。可以注意，图IOB的表格中的“测试实例”相应于图IOA中的方案。图10C、10D、10E、10F和IOG的时钟波形分别相应于图IOB的行1080、1081、1082、 1083和1084中的五种测试实例。在附图中，标记为“S”的时钟脉冲表示移入脉冲(不包括最后一个移入脉冲，其被标记为“L”，即启动脉冲)。捕获脉冲在波形中被标记为“C”。为简单起见，波形中的移入相位被认为仅需要三个时钟周期。因此，在图IOC的波形中，从分区1生成(提供)移入、启动(1100)和捕获脉冲， 并且在分区I(Pl)中也执行相应的捕获。如平整线所示分区2 (P2)未被测试。在图IOE的波形中，从Pl生成(提供)移位脉冲(包括启动脉冲1104)，而在P2中执行相应的捕获。在图IOG的波形中，从Pl生成(提供)移位脉冲(包括启动脉冲1108)，并且在Pl 和P2中执行相应的捕获。用于图10CU0E和IOG的波形中的扫入相位的数据比特直接从路径901 (Si)提供到各自的解压缩器930A和930B,即选择信号541A和541B在路径901 (Si) 上将输入提供到各自的解压缩器。参考图10D，首先执行移入P2中，随后是移入Pl中。由于期望被测试的跳变将从 Pl和P2启动，所以可以注意到，由于测试比特的顺序移入，来自P2的移入脉冲1101(相应于最后的比特移入)比Pl中的捕获脉冲更早地发生(比正常操作期间的时钟周期早至少一个时钟周期)。因此，可能不能准确测试块B的延时(跳变故障)。因此，紧接在Pl中的捕获脉冲之前，来自P2的启动脉冲1102与来自Pl的启动脉冲1103被同步(从寄存器910B)提供。在时间实例tlOl处(或者之前)，提供选择信号 M1B，从而使得寄存器910B的数据输出被传送作为MUX 920B的输出。可以从寄存器910A 或者直接从SI (901)提供相应于启动脉冲1103的数据(来自P1)。参考图10F，首先执行移入P2，随后是移入P1。再一次，由于期望测试的跳变将从 Pl和P2启动，所以可以注意到，由于测试比特的顺序移入，来自P2的移入脉冲1105(相应于最后的比特移入)比Pl中的捕获脉冲更早发生。因此，可能不能准确测试块B的延时 (跳变故障)。因此，紧接在Pl和P2两者中的捕获脉冲之前，来自P2的启动脉冲1106与来自Pl 的启动脉冲1107被同步(从寄存器910B)提供。在时间实例t 102处(或者之前)，提供选择信号^lB,从而使得寄存器910B的数据输出被传送以作为MUX 920B的输出。可以从寄存器910A或者直接从SI (901)提供相应于启动脉冲1107的数据(来自P1)。因此，当执行跳变故障测试时对提供最后的(启动)比特的寄存器910A和910B 的使用使这些测试能被准确地执行。通常，寄存器(例如910A或者910B)可以被提供以用于IC中的每个分区。如下面参考实施例所述的，本发明的另一个方面减少了需要在IC上提供的SI和 SO管脚的数目，而未不利地影响可获得的压缩水平和测试质量/测试覆盖。5.减少测试管脚的数目图11是在实施例中具有减少数目的用于扫描测试的测试管脚的IC的框图。IC 1100被显示为包含串并转换器1110、并串转换器1120、时钟分频器1130、计数器1150和标记为200/900的部分。部分200/900类似于或者等同于图2的IC 200或者图9的IC 900 的结构，并且为了简明，这里不再描述内部细节。同样，类似于控制器270的测试控制器可以在IC 1100内实现，但在图11中未示出。为了简洁，未示出各种信号(例如到图11的块的复位信号)。时钟1140控制/协调串并转换器1110和并串转换器1120的操作。时钟分频器 1130使时钟1140除以因子(通常是整数)，并且将路径1113上被分频的时钟提供到部分 200/900。通常，分频因子取决于路径1101上的数据的宽度与路径1111上的数据的宽度的比率。例如，如果在路径1101上每时钟1140的时钟周期接收4比特，并且串并转换器1110 合并两个这种4比特数据输入以形成单个8比特数据输出，则分频比率将是2。串并转换器1110在路径1101上每时钟1140的时钟周期接收N比特宽的测试数据。串并转换器1110结合在相应数目的多个时钟周期上接收的多组N比特数据，从而形成 M比特宽数据(M大于N)，并且在路径1111上将M比特数据传送到部分200/900，其包含多个(M)线路。作为一个示例，假设部分200/900被设计为在时钟1113的每个时钟周期中接收8比特宽的输入，路径1111包含/表示8个路径。例如，路径1101可以是4比特宽。因此，串并转换器1110将实施为4-8转换器，并且在路径1101上结合两个4比特输入，从而在路径1111上提供一个8比特数据值。并串转换器1120在路径1112上每时钟1140的时钟周期接收P比特宽数据(响应在扫描测试中捕获的比特)。时钟1113的时钟频率等于响应比特的扫出频率，并且扫出周期等于时钟1113的一个时钟周期。并串转换器1120将P比特数据分开从而形成多个Q 比特数据(P大于Q)，并且在相应数目的多个时钟周期上在路径1199上传送Q比特数据。 作为一个示例，假设部分200/900被设计为在时钟1113的每个时钟周期中提供8比特宽的输出(响应比特)，则路径1112将包含/表示8个路径。例如，路径1199可以是4比特宽。 因此，并串转换器1120将实施为8-4转换器，并且在路径1112上接收的每8比特数据分开为路径1199上传送的两个4比特数据。关于串并转换器1110的操作，应当注意到，由输入数据形成的输出数据被简单地连接。因此，在输出数据的比特(路径1111)之间不存在关联。此处注意到这种操作清楚地区别于解压缩器(例如，图2和9的解压缩器)的操作，所述解压缩器可以在多个输出线路上提供相同的输入比特。因此，由解压缩器提供的输出比特关于彼此相关。压实器和并串转换器1120以类似方式区别。如以下参考图12和13的示例图示所述，计数器1150控制串并转换器1110的操作以及并串转换器1120的操作。计数器1150被设计为以循环方式计数，从而两倍表示时钟1140的时钟频率与时钟1113的比率的因子，即计数器是取[2*因子]的模数的计数器。可以理解，串并转换器1110和并串转换器1120的提供使将实现的IC 1100能具有较少的用于测试目的的外部管脚(1101和1199)，而在内部提供较宽的(和非关联的)测试比特到扫描链。这种方法使能具有高测试覆盖，同时仍需要相对较少的外部管脚。应当注意，使用用于解压缩器的较少输入管脚和用于压实器的较少输出管脚的可替换的方法可以导致不良的测试覆盖。另一个可替换的方法可以在测试向量本身中实现较高的压缩。然而，较高压缩通常不利地影响测试覆盖。用图11的方法，IC可以实现为具有减少的测试/扫描管脚(Si和so)，而不面临减少的测试覆盖。来自测试器的外部测试数据的扩展和来自IC的内部测试数据的压实能够是可缩放的，从而得到针对给定测试覆盖的测试时间中(由于扫描压缩)的恰当的折衷，并且在时钟分频器(图11中的时钟分频器 1130)中驱动分频值的选择。图12是说明了实施串并转换器1110的方式的框图，并且该串并转换器1110在自计数器1150的控制下操作。在示例中，假设串并转换器1110在路径1101上接收4比特输入，并且在路径1111上提供8比特输出。计数器1150实施为由时钟1040计时的2比特二进制计数器，并且在路径1151上提供2比特输出。为了方便起见，下面将2比特输出称为[1:0]。块1210、1220、1230和 1240的每个都表示4比特寄存器，并且由时钟1040计时。多路复用器(MUX) 1051、1052、1053和IOM的选择输入(输入多路复用器)如下
限定si 表示的状态“00”s2 表示 Sel[l:0]的状态“01”s3 表示 Sel[l:0]的状态“10”s4 表示的状态“11”因此，当si等于“00”时，MUX 1051选择输入1101作为其输出，并且选择其他输入作为其另外的输出。MUX 1052、1053和10 相应地操作。Sel[l:0]的更高阶输出比特作为选择信号提供到MUX 1055和1056(输出多路复用器)。在操作中，当计数器输出是“00”时，路径1101上的4比特数据(即，具有4个线路)保存在寄存器1210中。在时钟1040的下一个时钟周期中，计数器输出是“01”，并且路径1101上的(下一个)4比特数据被保存在寄存器1220中。在时钟1040的下一个时钟周期中，计数器输出是“10”，并且路径1101上的(下一个)4比特数据被保存在寄存器1230 中。同样，计数器输出“10”提供了寄存器1210和1220中存储的数据以作为输出端1111 上的8比特数据。在时钟1040的下一个时钟周期中，计数器输出是“11”，并且路径1101上的(下一个)4比特数据被保存在寄存器1240中。先前提供在路径1111上的8比特数据继续存在于所述路径上。在时钟1040的下一个时钟周期中，当计数器输出再次是“00”时，路径1101上的下一个4比特数据被保存在寄存器1210中。同样，计数器输出“00”将寄存器1230和1240 中存储的数据提供为输出端1111上的8比特数据。在时钟1040的下一个时钟周期中，计数器输出是“01”，并且路径1101上的(下一个)4比特数据被保存在寄存器1220中。上述时钟周期的8比特输出继续在路径1111上提供。重复上述循环，并且串并转换器1110继续提供由两个4比特输入形成的8比特输
出ο
虽然以上的说明关于因子(频率比率)2提供以便描述，但应该理解，这些特征向更大因子的扩展对本领域技术人员将是显然的。根据一个方法，对于因子N，将存在(或类似于)MUX 1051和寄存器1210的QXN)个单元/组合，其中所述单元被组织为2行和N 列。如上所述，在路径1101上接收的数据单元可以以逐行的方式保存，同时在行的全部单元中保存之后移动到连续的列。N输出多路复用器(例如1051)将用于在每个输出时钟周期中选择在寄存器的一行中保存的数据。图13是说明了实施并串转换器1120的实施例的方式的框图，并且该并串转换器 1120在自计数器1150的控制下操作。在示例中，假设并串转换器1120在路径1112上接收8比特输入，并且在路径1199上提供4比特输出。计数器1150的2比特输出的较低阶 (零位置)比特(SeUO])提供作为到MUX 1320的选择输入。寄存器1310是4比特寄存器。在路径1322上提供路径1112的8比特的上部4比特，而在路径1321上提供路径1112 的8比特的下部4比特。在操作中，当Sel
等于0时，路径1321上的输入被保存在寄存器1310中，并且被提供作为输出1199。当％1
等于1时，路径1322上的输入被保存在寄存器1310中，并且被提供作为输出1199。本领域技术人员将理解，多个其他实施例和变型在本发明要求保护的范围内同样可行。因此，本发明同样意图覆盖在具有全部或者仅一些所述特征或者步骤的示例性实施例的上下文中说明的具有一个或更多个特征或者步骤的不同组合的多个实施例。
权利要求
1.一种集成电路，包括多个贮存元件，其可操作为多个扫描链；和测试控制器，其被设计为接收指示相应的具体持续时间的数字数据，其中所述多个扫描链中的每个扫描链被置于扫描模式，所述测试控制器在由所述数字数据指示的相应的所述持续时间中扫描所述多个扫描链中的每个扫描链中的数据，所述数字数据具有独立地指示每个所述具体持续时间的能力，并且所述数字数据自连接到外部测试器的管脚组接收， 其中所述管脚组中的管脚数目小于所述多个扫描链的数目。
2.根据权利要求1所述的集成电路，其中所述多个扫描链中的每一个包括在多个分区中相应的一个分区中；并且其中所述多个分区的数目大于2，以便所述测试控制器在彼此独立的各自的持续时间中扫描相应分区中的所述扫描链的扫描数据。
3.根据权利要求2所述的集成电路，其中所述管脚组中的管脚的所述数目等于1。
4.根据权利要求1所述的集成电路，其中所述测试控制器包括用于所述多个扫描链中的每个的延迟寄存器和计数寄存器，所述延迟寄存器和所述计数寄存器耦合为链，从而经由所述管脚组接收相应的值；并且其中在所述计数寄存器中加载的值指示所述相应扫描链的扫描的相应持续时间的长度，并且所述延迟寄存器指示所述扫描持续时间开始的起始信号之后的延迟。
5.根据权利要求4所述的集成电路，其中所述测试控制器进一步包括多个级，每个级接收在相应的所述延迟寄存器和所述计数寄存器中存储的值，并且生成多个分区选择信号中相应的一个分区选择信号；所述分区选择信号指示执行所述相应扫描链的扫描的所述具体持续时间。
6.根据权利要求5所述的集成电路，其中所述多个级中的每个级包括延迟元件，其延迟所述起始信号并且提供延迟信号作为输出；计数器，其在接收所述延迟信号的跳变后开始计数；比较器，其比较所述计数器中的值和相应于相同级的所述计数寄存器中的值；和一组组合门，其基于所述比较器的输出和所述延迟信号生成所述分区选择信号。
7.根据权利要求6所述的集成电路，其中所述测试控制器进一步包括用于除了初始级以外的所述多个级中的每个级的旁路寄存器；其中所述起始信号是用于除了所述初始级以外的所述多个级中的每个级的本地起始信号，所述起始信号是自用于所述初始级的所述外部测试器接收的全局起始信号；并且其中除了所述初始级以外的所述多个级中的每个级包括多路复用器，从而基于从相应的所述旁路寄存器接收的选择值而选择所述全局起始信号或者来自先前级的结束信号以作为所述本地起始信号，其中所述结束信号指示用于先前级的扫描持续时间的结束。
8.根据权利要求5所述的集成电路，其中所述测试控制器进一步包括第一逻辑门，其相应于所述多个级中的每个级，其中所述第一逻辑门以相应的所述分区选择信号门控自所述外部测试器接收的全局主时钟，从而生成分区时钟信号，该分区时钟信号对相应的扫描链中的每个贮存元件计时；和第二逻辑门，其相应于所述多个级中的每个级，其中所述第二逻辑门以相应的所述分区选择信号门控自所述外部测试器接收的主扫描使能，从而生成用于所述相应的扫描链的分区扫描使能信号。
9.根据权利要求8所述的集成电路，其中根据相应的所述分区扫描使能信号和所述分区时钟信号，多个测试向量中相应的一个测试向量被扫描到所述多个扫描链中各自的一个扫描链中；并且其中所述多个测试向量被设计为在所述集成电路中执行固定故障测试。
10.根据权利要求9所述的集成电路，其中所述多个扫描链包括第一扫描链和第二扫描链；所述第一扫描链在第一时钟周期序列中扫入除第一向量的最后一比特以外的第一比特序列中的每个比特；所述第二扫描链在第二时钟周期序列中扫入第二向量的第二比特序列中的每个比特， 所述第二时钟周期序列的至少一些接着所述第一时钟周期序列中的最后一个时钟周期；和寄存器，其在所述第二时钟周期序列的最后的时钟周期之前存储所述最后一比特；其中所述寄存器中存储的比特随着所述第二时钟周期序列的所述最后的时钟周期被扫入，并且所述第一扫描链和所述第二扫描链中的至少一个在所述最后的时钟周期之后被置于捕获相位，从而执行跳变故障测试。
11.根据权利要求10所述的集成电路，进一步包括多路复用器，其在第一路径上接收所述第一比特序列中的每个比特并且在第二路径上接收所述寄存器中的值，并且基于选择的值选择所述两个输入中的一个；其中所述测试控制器在所述第一时钟周期序列中的每个时钟周期中为所述选择的值提供一个值，而在所述第二时钟周期序列中的所述最后的时钟周期中为所述选择的值提供另一个值。
12.根据权利要求11所述的集成电路，进一步包括串并转换器，其在第一路径上以第一频率接收数据单元序列，所述串并转换器通过连接包括在所述数据单元序列中的多个数据单元而形成更大的数据单元序列，所述串并转换器在包括第二组线路的第二路径上以比所述第一频率更低的频率提供所述更大的数据单元序列，所述第二组线路中的每个线路以所述更低的频率在每个扫描时钟周期中承载所述更大的数据单元序列中的一个比特；和其中所述多个扫描链中的每个扫描链在所述第二组线路中相应的一个线路上接收相应的比特序列中连续的比特；其中所述第一路径包括第一组线路，该第一组线路连接到所述外部测试器的相应管脚，其中所述第一路径中的线路的数目小于所述第二路径中的线路的数目；和由此所述集成电路以比所述多个扫描链中的扫描链的数目更少的接合所述外部测试器的管脚操作。
13.根据权利要求12所述的集成电路，进一步包括并串转换器，其在第三路径上以扫出频率从所述多个扫描链接收评估输出，所述第三路径包括第三组线路，每个线路用于在一个扫出周期中传送相应扫描链的所述扫描输出的比特，在每个扫出周期中从全部所述多个扫描链接收的比特形成输出单元，使得在连续扫出周期中接收输出单元的序列，所述并串转换器通过将每个输出单元分为多个更小的单元而将每个输出单元转换为多个更小的单元；其中所述更小的单元以比所述扫出频率更高的频率传送；和其中更小的单元中的每个比特在第四组管脚中相应的一个管脚上传送到所述外部测试器，使得接合所述外部测试器需要的管脚的数目也被减少。
14.一种集成电路，包括可操作为第一扫描链的多个第一贮存元件；和可操作为第二扫描链的多个第二贮存元件；所述第一扫描链在第一时钟周期序列中扫入第一向量的除最后的比特以外的第一比特序列中的每个比特；并且所述第二扫描链在第二时钟周期序列中扫入第二向量的第二比特序列中的每个比特，所述第二时钟周期序列中的至少一些在所述第一时钟周期序列的最后一个时钟周期之后；和寄存器，其在所述第二时钟周期序列的最后的时钟周期之前存储所述最后的比特； 其中所述寄存器中存储的比特随着所述第二时钟周期序列的所述最后的时钟周期而扫入，并且所述第一扫描链和所述第二扫描链中的至少一个在所述最后的时钟周期之后被置为捕获相位，从而执行跳变故障测试。
15.根据权利要求14所述的集成电路，其中所述第一扫描链和所述第二扫描链具有在独立的持续时间中扫描的能力。
16.根据权利要求14所述的集成电路，进一步包括多路复用器，其在第一路径上接收所述第一比特序列中的每个比特并且在第二路径上接收所述寄存器中的值，并且基于选择的值选择两个输入中的一个；和测试控制器，其生成所述选择的值，其中在所述第一时钟周期序列中的每个时钟周期中是一个值，而在所述第二时钟周期序列的所述最后的时钟周期中是另一个值。
17.一种集成电路，包括串并转换器，其在第一路径上以第一频率接收数据单元序列，所述串并转换器通过连接包括在所述数据单元序列中的多个数据单元而形成更大的数据单元序列，所述串并转换器在包括第二组线路的第二路径上以比所述第一频率更低的频率提供所述更大的数据单元序列，所述第二组线路中的每个线路以所述更低的频率在每个扫描时钟周期中承载所述更大的数据单元序列中的一个比特；和多个贮存元件，其可操作为多个扫描链，每个扫描链被设计为在所述第二组线路中相应的一个线路上接收相应的比特序列中的连续的比特以作为扫描链；其中所述第一路径包括连接到测试器的相应管脚的第一组线路，其中所述第一路径中的线路的数目小于所述第二路径中的线路的数目；和由此所述集成电路以比所述扫描链的数目更少的接合所述测试器的管脚操作。
18.根据权利要求17所述的集成电路，其中所述第一频率是所述更低的频率的整数倍，所述串并转换器包括两倍于所述整数数目的单元，该单元组织为两行和整数数目列的形式，每个单元包括寄存器和输入多路复用器，所述输入多路复用器被设计为以逐行的方式然后以逐列的方式存储所述数据单元序列；和多个输出多路复用器，每个与一列相关联并且在所述更低的频率的时钟周期中的每个时钟周期中选择所述相关联的列中的多个寄存器中的一个寄存器的输出；全部所述多个输出多路复用器的所述输出在每个更低的频率的时钟周期中被连接，从而形成所述更大的数据单元中的一个。
19.根据权利要求17所述的集成电路，进一步包括并串转换器，其在第三路径上以扫出频率从所述多个扫描链接收评估输出，所述第三路径包括第三组线路，每个线路用于在一个扫出周期中传送相应扫描链的所述扫描输出的比特，在每个扫出周期中从全部所述多个扫描链接收的比特形成输出单元，使得在连续扫出周期中接收输出单元的序列，所述并串转换器通过将每个输出单元分为多个更小的单元而将每个输出单元转换为多个更小的单元；其中所述更小的单元以比所述扫出频率更高的频率传送；和其中更小的单元中的每个比特在第四组管脚中相应的一个管脚上传送到所述测试器， 使得接合所述测试器需要的管脚的数目也被减少。
20.根据权利要求19所述的集成电路，其中所述第一频率是所述更低的频率的整数倍，其中所述并串转换器包括多路复用器，该多路复用器以所述扫出频率接收所述评估输出，并且在所述更高的频率的时钟周期中的每个时钟周期中选择接收到的评估输出的连续的1/整数部分以作为所述更小的单元。
全文摘要
本发明涉及在具有分区的扫描链的集成电路(IC)中实施的测试控制器，其提供了执行扫描测试中的增强的控制。根据一个方面，测试控制器能够选择性地控制用于独立的IC的不同扫描链的扫描测试的扫入、扫出和捕获相位。测试控制器与外部测试器接合所需要的管脚的数目小于测试控制器能够支持的分区的数目。根据另一个方面，IC包括相应于每个分区的寄存器，从而支持跳变故障(或者LOS)测试。根据另一个方面，具有分区的扫描链的IC包括串并转换器和并串转换器，由此最小化支持扫描测试所需要的外部管脚。
文档编号G01R31/317GK102576050SQ201080047768
公开日2012年7月11日 申请日期2010年10月22日 优先权日2009年10月23日
发明者A·D·黑尔斯, R·A·帕雷克吉, R·K·蒂瓦里, S·K·纳基蒂, S·拉维 申请人:德克萨斯仪器股份有限公司