专利名称：外辐射源雷达宽带信道化接收系统及fpga实现方法
技术领域：
本发明属雷达技术领域，主要涉及雷达接收机部分，具体说是一种外辐射源雷达宽带信道化接收系统及FPGA实现方法，用于外辐射源雷达信号的接收。
背景技术：
近年来利用广播、电视、卫星等民用照射源的无源雷达探测技术越来越受到行内的重视。无源雷达系统本身不需要发射信号，而是利用环境中已有的或者目标本身的发射的电磁波信号进行目标探测与定位，因此它解决了常规有源雷达其发射信号易于被敌方侦收和截获，因而容易遭受电子干扰和反辐射导弹的袭击的问题，具有抗干扰、抗反辐射导弹、抗低空突防和反隐身的综合“四抗”潜力。 然而，现代电子战场的电磁环境复杂多变，信号环境朝着密集化、复杂化、占用电磁频谱宽带化的方向发展。为使外辐射源雷达接收系统达到同时接收不同频点信号的目的，目前传统的宽带阵列接收机用多台单通道接收机并行工作的方法和多通道接收机并行同步的工作的方法来实现。这两种方法都可以实现并行的同时接收不同频点上的雷达信号来达到全频域覆盖的目的。然而存在的不足是多台单通道并行工作的方法增加了系统成本，增加了整个并行系统同步工作的复杂度，而多通道并行同步工作的方法在当信道数比较大和指标要求比较高时，信号处理的复杂度也会随之增加，同时对器件实现的可行性要求很高。为满足电磁环境越来越复杂的信息化战场的需求，在外辐射源雷达的接收系统中实现同时多信号接收的新方法和技术，以克服传统接收设备量大、复杂度高的不足，已经成为当前雷达接收领域的研究重点。同时，也存在很高的潜在应用价值。
发明内容
本发明的目的在于克服上述已有技术的不足，提出了一种降低接收系统复杂度，简化系统结构，降低开发费用，拓展应用领域的外辐射源雷达宽带信道化接收系统及FPGA实现方法，以更好地满足雷达宽带信道化接收系统算法验证及科研实验的要求。为实现上述目的，本发明提供的外辐射源雷达宽带信道化接收的FPGA实现方法包含以下步骤步骤I :接收雷达天线回波，所接收的雷达天线回波为调频广播信号，带宽为20MHzo步骤2 :采用功分滤波模块对接收到雷达天线回波频段按照带宽进行平均W等分，将接收到的20MHz带宽的模拟信号平均分成W路模拟带限信号并输出，其中每一路模拟带
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限信号的带宽为W为等分数，取值范围与功分滤波器型号相关。
W步骤3 :模数转换变换，将每一路模拟信号变换为数字信号。步骤4 =FPGA频点分选，利用FPGA频点分选模块分选并输出8个频点的信号，每2个频点信号的输出对应一路信号处理结果，2个频点信号的分选称为一组频率信号的分选，每一组频点信号分选过程相同，其中FPGA频点分选过程中一组频率信号分选过程包括4. I准备多相滤波器系数首先采用MATLAB产生第一级多相结构的分支滤波器的系数，即多相结构降速模块的分支滤波器的系数，降速模块分支滤波器系数长度均为LI，将其写入FPGA的ROMl中；接着，采用MATLAB产生第二级多相结构的分支滤波器的系数，即多相结构信道化模块的分支滤波器的系数，信道化模块分支滤波器系数长度均为L2，将其写A FPGA 的 R0M2 中。
4. 2数字下变频变换对经AD数字化后的中频信号进行数字下变频变换，采用FPGA集成的IP核生成NCO正交数控振荡器，使用NCO输出本振信号，通过本振信号和数字化后的中频信号相乘，得到固定基带I，Q两通道信号，I通道的信号为同相分量，Q通道的信号为正交分量。4. 3多相结构降速处理降速处理以时钟elk工作，时钟频率为felk，对下变频后的基带信号，按照多相结构，采用相数为D进行延时和抽取，D为正整数，并按照ROMl中对应的各个分支滤波器系数进行滤波，对多相滤波结构所有分支滤波器的输出按时钟对齐求和，并输出给下一级进行多相结构信道化处理，输出的基带信号I、Q的数据速率降低了 D倍。4. 4多相结构信道化处理信道化处理以时钟clk2工作，时钟频率为felk2，对经过多相结构降速处理后的基带信号I、Q两个通道，继续采用多相结构，使用相数为M对I、Q两个通道的信号分别进行延时和抽取后，M是正整数，并按R0M2中对应的分支滤波器系数进
行滤波，各形成M个分支的信道化输出，每个分支的信道化输出的数据输出频率为，SP
M
M个分支各自在M个clk2时钟周期内，按时钟频率对齐，输出一个数据，并传入各自的
M
FIFO分别进行数据的并串转换处理。4. 5先入先出数据并转串处理(FIFO) :FIF0的写入和读出均以时钟clk2工作，将I、Q两个通道各自信道化后的M个分支，分别按照分支顺序0到M-I，以时钟clk2写入各自的FIFO先入先出缓存中，并分别按照时钟clk2依次串行读出。4. 6快速傅里叶变换(FFT) =FFT以时钟clk2工作，FIFO的两通道的串行化输出值，I通道作为FFT的实部输入数据流，Q通道作为FFT的虚部输入数据流；两个输入数据流按照时钟clk2，在M个时钟周期内，分别输入M个值，做完M点的复数傅里叶变换后，同时输出实部和虚部两通道变换的结果数据流。4. 7信号分选对快速傅里叶变换后的实部和虚部两通道输出数据流，每M个时钟内，两个通道数据流均有M个值，分选过程包括4. 7. I对每M个时钟内的M个值标号为0到M-1。4. 7. 2按照多相滤波原理的信道对应关系，选定M个分支中的2个频率点信号对应的2个分支号FZl和FZ2，其中0彡FZl彡M-1，0彡FZ2 ( M-1。4. 7. 3每M个时钟内对I、Q两通道都选择第FZl个值，I通道选出频点信号的同相分量数据流，Q通道选出频点信号的正交分量数据流，即选出频点信号。4. 7.4同时，每M个时钟内I、Q两通道都选择第FZ2个值，I通道选出f2频点信号的同相分量数据流，Q通道选出f2频点信号的正交分量数据流，即选出f2频点信号，完成了两个频率点信号的分选。步骤5 :对功分滤波器输出的W路模拟信号，每一路都操作步骤4分选出2个频点信号，W路模拟信号共分选出8个频点的信号。本发明通过使用功分滤波器实现了宽带模拟信号的分段信道化，对分段后的每一段模拟信号使用带通采样定理进行数字化，每一段模拟信号对应的数字信号在FPGA中做DDC数字下变频变换，变换到基带信号，对基带信号I、Q两通道，利用FPGA的IP核资源和乘法器资源，采用多相滤波的原理进行多相结构的降速处理和多相结构的信道化处理，然后通过FIFO模块、复数傅里叶变换模块和信号分选模块，最终选出所需要的频点信号；根据所选的FPGA型号及资源的大小，可选择采用单片或者2片FPGA来实现分段后的信号处理。本发明使用了多相滤波的原理，分别采用D条和M条FIR滤波支路代替第一级和 第二级原型滤波器和抽取器；由所设计的第一级FIR滤波器的滤波系数产生降速模块多相结构的D个分支滤波器的系数，并将其顺序写入FPGA的ROMl中，同样的，由所设计的第二级FIR滤波器的滤波系数产生信道化模块多相结构的M个分支滤波器的系数，并将其顺序写入FPGA的R0M2中；假设所设计的两级FIR原型滤波器长度分别为LA和LB，那么由两级
滤波器产生的对应的分支滤波器长度分别满足Z1 和12 = g。
DM本发明可在Quartus软件平台上通过仿真，并可将程序下载到FPGA进行实时处理，主要采用软件化方法解决了传统外辐射源雷达接收系统接收宽带信号时设备量大、处理复杂度高、开发费用高的问题。本发明的实现还在于步骤3的模数转换变换，将功分滤波模块输出的W路模拟带限信号，按照各自的采样频率fs分别进行中频采样数字化，每一路AD的采样频率fs满足
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+其中f,和fH分别为每一路模拟带限信号的下限和上限频率，即为
kk-iW
带宽信号的下限和上限频率，k是一个整数，取值范围为，其中int(0为
Jh Jl
取整运算，k的取值要保证以fs采样后的频谱不发生混叠。本发明使用带通采样定理进行中频采样数字化，所选用的采用频率fs由带通采样定理所确定的取值范围和所要分选得到的信号的数据速率f，以及多相结构降速和信道化所采用的相数D和M共同确定，即同时满足(1)，(2)
MlL<f <M.5 2<A:<int( ■)(I)< kk~l/h— /!
fs =f*M*D(2)为保证采样后的信号的特征与采样前一致，k的选取要保证采样后的频谱不发生混叠。本发明的实现还在于步骤4. 3的多相结构降速处理步骤包括4. 3. I基带信号的每一通道输入到对应的多相结构降速处理模块时，由输入时钟的elk来控制，fclk = fs，若相数D满足L1 > D，则采用FPGA集成的IP核生成的PLL产生频率Q倍于fdk的时钟clkQ，其中0，Q为满足此式的最小正整数，将clkQ作为控制
FIRl滤波模块信号输入的时钟；否则采用elk作为控制FIRl滤波模块信号输入的时钟。4. 3. 2同时，对elk时钟做2*D倍分频产生ctrl信号，ctrl与FIRl滤波模块的输出信号completel异或为I时，使能乘法器。4. 3. 3数据延时抽取，每个elk时钟周期内上升沿到来时的输入基带信号值依次放入一个长度为D的数组arr中,数组的第0到第D-I个值arr
, arr[l],…arr[D_l]分别是并行FIRl滤波支路的并行输入值。4. 3. 4从ROMl中取数，读取滤波器系数，设置索引号index从0到D_1变化，分别代表第0到第D-I个分支；index = 0时,取第0个分支的滤波器系数，index = I时,取第I个分支的滤波器系数，依次类推。
4. 3. 5支路FIRl滤波，D个FIRl滤波支路中每一个FIRl支路滤波均包括有ROMl取数模块和乘法器模块，ROMl取数模块和乘法器模块工作频率就是FIRl滤波支路的工作频率，乘法器模块采用分时复用，它的两个相乘因子其之一为数据延时抽取模块的输出即arr数组中的值，其之二为从ROMl中取出的滤波器系数，乘法器计算完毕输出completel乘法结束信号。4. 3. 6结果输出，每一通道的多相结构降速处理输出为D个FIRl分支滤波器的输出对齐求和后以一个数据流输出给多相结构信道化处理。本发明的多相结构降速处理为FPGA频点分选打下了基础，使用了多相滤波的原理，采用D个FIRl滤波支路代替原型滤波器；降速后的数据量极大的减小，简化了后续计算，但并未影响数据所携带的信号的信息；数据量的减小使得后续的多相结构信道化处理在FPGA中实现较大阶数的FIR滤波成为可能。本发明多相结构降速的乘法器使用分时复用，每一个支路FIRl滤波只使用一个乘法器，大大节省了硬件资源，支路FIRl滤波使用时钟elk或clkQ，以保证在D个elk时钟周期内可完成LI次乘法，即完成I次滤波。D个elk时钟周期后每个FIRl滤波支路均完成了 I次滤波，然后将D个支路滤波器的输出按照时钟对齐求和，输出给多相结构信道化处理。本发明的实现还在于步骤4. 4的多相结构信道化处理步骤包括4.4. I每一路经过降速处理的基带信号输入到多相结构信道化模块时，由时钟
clk2来控制，/t./(t2 ，若相数M满足L2 > M，则采用FPGA集成的IP核生成的PLL产生频
率T倍于fdk2的时钟clkT，其中r为满足此式的最小正整数，将clkT作为控制FIR2
M
滤波模块信号输入的时钟；否则采用clk2作为控制FIR2滤波器模块信号输入的时钟。4. 4. 2同时，对clk2时钟进行2*M倍分频产生乘法控制信号ctrl2，ctrl2与FIR2滤波器的输出complete2异或为I时,使能乘法器。4. 4. 3数据延时抽取，每个clk2时钟周期内上升沿到来时的输入信号值依次放入一个长度为M的数组arr2中,数组的第0到第M-I个值arr2
, arr2[l],…arr2[M_l]分别对应于并行FIR2滤波支路的并行输入值。4. 4. 4从R0M2中取数，读取滤波器系数。设置索引号sub从0到M_1变化，分别代表第O到第M-I个分支。sub = O时,取第O个分支的滤波器系数,sub = I时,取第I个分支的滤波器系数，依次类推。4. 4. 5支路FIR2滤波，M个FIR2滤波支路中每一个FIR2支路滤波均包括有R0M2取数模块和乘法器模块，R0M2取数模块和乘法器模块工作时钟就是FIR2滤波支路的工作时钟，乘法器模块采用乘法器分时复用，乘法器模块的两个相乘因子其之一为数据延时抽取模块的输出即arr2数组中的值，其之二为从R0M2中取出的滤波器系数，乘法器计算完毕输出complet2乘法结束信号。4. 4. 6结果输出，每一个通道的多相结构信道化处理形成M个分支的信道化输出，该输出为M个FIR2分支滤波器的并行输出，M个并行数据流对齐输出给FIFO模块。本发明的多相结构信道化处理是FPGA频点分选的关键，这里也使用了多相滤波的原理，采用M个FIR2滤波支路代替原型滤波器，这一点和降速处理类似。不同点在于M 个FIR2滤波支路在同时刻的输出值按照时钟对齐并行输出。本发明多相结构信道化处理的乘法器也使用分时复用，每一个支路FIR2滤波只使用一个乘法器，大大节省了硬件资源，支路FIR2滤波使用时钟clk2或clkT，以保证在M个clk2时钟周期内可完成L2次乘法，即完成I次滤波。M个clk2时钟周期后每个FIR2滤波支路均完成了 I次滤波，然后将M个支路滤波器在同时刻的输出值按照时钟对齐并行输出。为实现上述目的，本发明还提供了一种外辐射源雷达的宽带信道化接收系统，根据雷达接收信号的流向，天线接收到的回波依次连接有功分滤波模块，模数转换模块和FPGA频点分选模块，FPGA频点分选模块最终分选出所需的8个频点的信号，本发明针对所接收到的20MHz带宽的天线回波信号，通过功分滤波模块将该天线回波频段平均分为W路
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信号输出，这W路信号每一路带宽均为，它们对应进入W路AD，这W路AD组成了模
W
数转换模块，FPGA频点分选模块输出的每2个频点信号对应一路信号处理结果。功分滤波模块也可以不做功分，此时W = I，功分滤波模块直接输出20MHz模拟信号到一个AD，AD输出的数字信号连接到一片FPGA，在FPGA中对雷达信号进行分频，最终分选出8个频点的信号。本发明同时实现了模拟信号分段信道化，即功分滤波模块一分多，和数字信号信道化，即FPGA频点分选模块多分八。本发明的实现还在于FPGA频点分选模块中，一路信号在FPGA中处理的过程为一组频率信号分选，单片FPGA至少包含了一组频率信号分选模块，一组频率信号分选模块包括数字下变频模块、多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块、快速傅里叶变换模块和信号分选模块，对一路信号经过模数转换模块输出的数字信号连接到数字下变频模块，数字下变频模块通过NCO数控振荡器产生的本振信号，本振信号与模数转换模块输出的数字信号相乘即下变频变换，通过I、Q两通道基带信号输出，每个通道的信号均经过多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块后输出两通道数据流，该两通道数据流同时传入复数傅里叶变换模块进行复数傅里叶变换，傅里叶变换的输出传送给信号分选模块，由信号分选模块得到所需要的频点信号。本发明的FPGA频点分选模块是实现多个频点信号的同时接收的关键所在，采样多相滤波的原理，使用软件的方法实现了同时接收多个信号，简化系统结构，降低了系统复杂度，也降低了开发费用。本发明的实现还在于外辐射源雷达的宽带信道化接收系统，两路AD的输出传输至IJ一片FPGA，每一片FPGA输出四个频点信号，FPGA频点分选模块利用两片FPGA输出8个
频点信号。本发明对每2路数字信号，利用单片FPGA资源，分选出4个频点的信号。
本发明具有以下优点I)本发明对外辐射源雷达接收信号的宽带模拟信号分段信道化，降低了每一路信号的带宽，简化了外辐射源雷达接收信号选取；2)采用基于多相滤波结构的数字信号信道化，极大的降低了外辐射源雷达宽带接收系统开发的设备量，用较低的成本实现了多个频点的外辐射源雷达信号的接收和分选，简化了系统开发的复杂度；3)在雷达频点信号的分选过程中采用多速率处理，极大地减少了计算量，工程化可实现性增强；4)在FIR滤波中使用FPGA中的ROM、乘法器、加法器结合时序控制来实现雷达接收信号的频点分选，简单方便；5)数字傅里叶变换DFT使用FPGA集成的IP内核函数产生的快速傅里叶变换FFT来实现，提高了计算效率；6)相对于传统的雷达同时接收多信号，本发明采用FPGA不仅实现了频点分选，同时在FPGA中进行了 DDC数字下变频，用了较少的环节，实现了多功能，平台搭建简单；7)本发明采用了软件处理配合硬件接收，系统优化，开发费用低。
图I是本发明的雷达接收系统示意图；图2是本发明的FPGA数字处理流程图；图3是本发明的多相结构降速模块的实现结构及流程示意图；图4是本发明的多相结构降速模块的FPGA实现模块图；图5是本发明的多相结构信道化模块的实现结构及流程示意图；图6是本发明的多相结构信道化模块的FPGA实现模块图；图7是本发明的实施例2的仿真过程示意图；图8是本发明在FPGA中分选出的第3支路信号频谱与MATLAB结果对照图；图9是本发明在FPGA中分选出的第64支路信号频谱与MATLAB结果对照图。具体买施方式实施例I针对近年来电磁环境越来越复杂，在信息化战场的需求背景下，本发明开展了在外辐射源雷达的接收系统中实现同时多信号接收研究，探讨实现复杂电磁环境下，外辐射源雷达的接收系统同时多信号接收的新方法和技术，以克服传统接收设备量大、复杂度高的不足。本发明首先提出了一种外辐射源雷达宽带信道化接收的FPGA实现方法，还提供了一种外辐射源雷达的宽带信道化接收系统。
参照图1，作为一种外辐射源雷达宽带信道化接收的FPGA实现方法，外辐射源雷达宽带信道化接收的FPGA实现步骤包括步骤I :接收雷达天线回波，所接收的雷达天线回波为调频广播信号，本例中频段为 88MHz 108MHz，带宽为 20MHz。步骤2 :采用功分滤波模块对接收到雷达天线回波频段按照带宽进行平均W等分，将接收到的20MHz带宽的模拟信号平均分成W路模拟带限信号并输出，其中每一路模拟带
限信号的带宽为为等分数，取值范围与功分器型号相关。
本例中功分滤波模块采用一个功分器，该功分器为等能量分配的4-way功分器，因此W = 4，功分滤波模块对接收到雷达天线回波频段进行一分四，将接收到的20MHz带宽的模拟信号平均分成四路模拟信号并输出，平均分配后的四路模拟信号频率范围分别为88MHz 93MHz，93MHz 98MHz，98MHz 103MHz，103MHz 108MHz，其中每一路模拟信号的带宽为5MHz。步骤3 :模数转换变换，将每一路5MHz带宽的模拟信号变换为数字信号。步骤4 =FPGA频点分选，利用FPGA频点分选模块分选并输出8个频点的信号，每2个频点信号的输出对应I路带宽为5MHz的信号处理结果，2个频点信号的分选称为一组频率信号的分选，每一组频点信号分选过程相同，其中FPGA频点分选过程中一组频率信号分选过程包括4. I准备多相滤波器系数根据所要选择的两个频率点信号在MATLAB中设计第一级原型滤波器和第二级原型滤波器，滤波器系数长度分别为LA和LB。首先由第一级原型滤波器在MATLAB中产生第一级多相结构的分支滤波器的系数，即多相结构降速模块的分支滤波器的系数，降速模块分支滤波器系数长度均为LI，将其写入FPGA的ROMl中；接着，由第二级原型滤波器在MATLAB中产生第二级多相结构的分支滤波器的系数，即多相结构信道化模块的分支滤波器的系数，信道化模块分支滤波器系数长度均为L2，将其写入FPGA的R0M2 中。4. 2数字下变频变换参见图2，对经AD数字化后的中频信号进行数字下变频变换，采用FPGA集成的IP核生成NCO正交数控振荡器，使用NCO输出本振信号，NCO产生的两路本振信号分别为cos (2 Ji f0n)和-sin (2 Ji f0n)，其中&为输入一路模拟信号的中心频
率，即按照时钟顺序选取获得两路本振信号数据流。通过本
振信号和数字化后的中频信号相乘，相乘的结果为基带信号，数字下变频变换就是将中频信号转换到基带，得到固定基带I，Q两通道信号，I通道的信号为同相分量，Q通道的信号为正交分量。4. 3多相结构降速处理降速处理以时钟elk工作，时钟频率为felk，对下变频后的基带信号，按照多相结构，采用相数为D，D为正整数，进行延时和抽取，并按照ROMl中对应的各个分支滤波器系数进行滤波，对多相滤波结构所有分支滤波器的输出按时钟对齐求和，并输出给下一级进行多相结构信道化处理，输出的基带信号I、Q的数据速率降低了 D倍。参见图4，多相结构降速处理步骤包括
4. 3. I基带信号的每一通道输入到对应的多相结构降速处理模块时，由输入时钟的elk来控制，fclk = fs，若相数D满足L1 > D，则采用FPGA集成的IP核生成的PLL产
生频率Q倍于felk的时钟clkQ，其中0，Q为满足此式的最小正整数，将clkQ作为控制
FIRl滤波模块信号输入的时钟；否则采用elk作为控制FIRl滤波模块信号输入的时钟。4. 3. 2同时，对elk时钟做2*D倍分频产生ctrl信号，ctrl与FIRl滤波模块的输出信号completel异或为I时，使能乘法器。4. 3. 3数据延时抽取，每个elk时钟周期内上升沿到来时的输入基带信号值依次放入一个长度为D的数组arr中,数组的第0到第D-I个值arr
,arr [I],…arr[D_l]分别是并行FIRl滤波支路的并行输入值。4. 3. 4从ROMl中取数，读取滤波器系数，设置索引号index从0到D_1变化，分别 代表第0到第D-I个分支；index = 0时,取第0个分支的滤波器系数，index = I时,取第I个分支的滤波器系数，依次类推。4. 3. 5支路FIRl滤波，D个FIRl滤波支路中每一个FIRl支路滤波均包括有ROMl取数模块和乘法器模块，ROMl取数模块和乘法器模块工作频率就是FIRl滤波支路的工作频率，乘法器模块采用分时复用，它的两个相乘因子其之一为数据延时抽取模块的输出即arr数组中的值，其之二为从ROMl中取出的滤波器系数，乘法器计算完毕输出completel乘法结束信号。4. 3. 6结果输出，每一通道的多相结构降速处理输出为D个FIRl分支滤波器的输出对齐求和后以一个数据流输出给多相结构信道化处理。4. 4多相结构信道化处理以时钟clk2工作，时钟频率为fdk2，对经过多相结构降速处理后的基带信号I、Q两个通道，继续采用多相结构，使用相数为M，M是正整数，对I、Q两个通道的信号分别进行延时和抽取后，并按R0M2中对应的分支滤波器系数进行滤波，各
形成M个分支的信道化输出，每个分支的信道化输出的数据输出频率为%，即M个分支各
M
自在M个clk2时钟周期内，按时钟频率￥对齐，输出一个数据，并传入各自的FIFO分别
M
进行数据的并串转换处理。参见图5，多相结构信道化处理的步骤包括4.4. I每一路经过降速处理的基带信号输入到多相结构信道化模块时，由时钟
clk2来控制，/di2 ，若相数M满足L2 > M，则采用FPGA集成的IP核生成的PLL产生频
Tl
率T倍于fdk2的时钟ClkT，其中r S77，T为满足此式的最小正整数，将ClkT作为控制FIR
M
滤波模块信号输入的时钟；否则采用clk2作为控制FIR2滤波模块信号输入的时钟。4. 4. 2同时，对clk2时钟进行2*M倍分频产生乘法控制信号ctrl2，ctrl2与FIR2滤波模块的输出complete2异或为I时,使能乘法器。4. 4. 3数据延时抽取，每个clk2时钟周期内上升沿到来时的输入信号值依次放入一个长度为M的数组arr2中,数组的第0到第M-I个值arr2
, arr2[l],…arr2[M_l]分别对应于并行FIR2滤波支路的并行输入值。
4. 4. 4从R0M2中取数，读取滤波器系数。设置索引号sub从0到M_1变化，分别代表第0到第M-I个分支。sub = 0时,取第0个分支的滤波器系数,sub = I时,取第I个分支的滤波器系数，依次类推。4. 4. 5支路FIR2滤波，M个FIR2滤波支路中每一个FIR2支路滤波均包括有R0M2取数模块和乘法器模块，R0M2取数模块和乘法器模块工作时钟就是FIR2滤波模块的工作时钟，乘法器模块采用乘法器分时复用，乘法器模块的两个相乘因子其之一为数据延时抽取模块的输出即arr 2数组中的值，其之二为从R0M2中取出的滤波器系数，乘法器计算完毕输出complet2乘法结束信号。4. 4. 6结果输出，每一个通道的多相结构信道化处理形成M个分支的信道化输出，该输出为M个FIR2分支滤波器的并行输出，M个并行数据流对齐输出给FIFO模块。4. 5先入先出数据并转串处理(FIFO) :FIF0的写入和读出均以时钟clk2工作，将 I、Q两个通道各自信道化后的M个分支，分别按照分支顺序0到M-I，以时钟clk2，写入各自的FIFO先入先出缓存中，并分别按照时钟clk2依次串行读出。4. 6快速傅里叶变换(FFT) =FFT以时钟clk2工作，FIFO的两通道的串行化输出值，I通道作为FFT的实部输入数据流，Q通道作为FFT的虚部输入数据流；两个输入数据流按照时钟clk2，在M个时钟周期内，分别输入M个值，做完M点的复数傅里叶变换后，同时输出实部和虚部两通道变换的结果数据流。4. 7信号分选对快速傅里叶变换后的实部和虚部两通道输出数据流，每M个时钟内，两个通道数据流均有M个值，分选过程包括4. 7. I对每M个时钟内的M个值标号为0 IljM-I04. 7. 2按照多相滤波原理的信道对应关系，选定M个分支中的2个频率点信号对应的2个分支号FZl和FZ2，其中0彡FZl彡M-1，0彡FZ2 ( M-1。4. 7. 3每M个时钟内对I、Q两通道都选择第FZl个值，I通道选出频点信号的同相分量数据流，Q通道选出频点信号的正交分量数据流，即选出频点信号。4. 7. 4同时，每M个时钟内I、Q两通道都选择第FZ2个值，I通道选出f2频点信号的同相分量数据流，Q通道选出f2频点信号的正交分量数据流，即选出f2频点信号，完成了两个频率点信号的分选。步骤5 :对功分滤波模块输出的W路模拟信号，每一路都操作步骤4分选出2个频点信号，W路模拟信号共分选出8个频点的信号。外辐射源雷达接收信号的宽带模拟信号分段信道化，降低了每一路信号的带宽，简化了外辐射源雷达接收信号选取。本发明还是一种外辐射源雷达的宽带信道化接收系统，根据雷达接收信号的流向，天线接收到的回波依次连接有功分滤波模块，模数转换模块和FPGA频点分选模块，FPGA频点分选模块最终分选出所需的8个频点的信号，本发明针对所接收到的20MHz带宽的天线回波信号，通过功分滤波模块将该天线回波频段平均分为W路信号输出，这W路信号
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每一路带宽均为；从//2，它们对应进入W路AD，这W路AD组成了模数转换模块，FPGA频点W
分选模块输出的每2个频点信号对应I路信号处理结果。本例选取W = 4，即针对所接收到的20MHz带宽的天线回波信号，通过功分滤波模块将该天线回波频段平均分为4路信号输出，这4路信号每一路带宽均为5MHz，它们对应进入4路AD，这4路AD组成了模数转换模块，FPGA频点分选模块输出的每2个频点信号对应I路带宽为5MHz的信号处理结果。FPGA频点分选模块中，一路5MHz带宽信号在FPGA中处理的过程为一组频率信号分选，单片FPGA至少包含了一组频率信号分选模块，一组频率信号分选模块包括数字下变频模块、多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块、快速傅里叶变换模块和信号分选模块，对一路5MHz带宽信号经过模数转换模块输出的数字信号连接到数字下变频模块，数字下变频模块通过NCO数控振荡器产生的本振信号，本振信号与模数转换模块输出的数字信号相乘即下变频变换，通过I、Q两通道基带信号输出，每个通道的信号均经过多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块后输出两通道数据流，该两通道数据流同时传入复数傅里叶变换模块进行复数傅里叶变换，傅里叶变换的输出传送给信号分选模块，由信号分选模块得到所需要的频点信号。信号分选模块，用于按照多相滤波原理的信道对应关系，选定所需要的频率点的信号所在的分支号，对快速傅里叶变换后的串行输出，每M个点进行选取操作，选出该分支号在每一个时钟到来时的输出值，将其按照时钟对齐输出。本发明采用基于多相滤波结构的数字信号信道化，极大的降低了外辐射源雷达宽带接收系统开发的设备量，用较低的成本实现了多个频点的外辐射源雷达信号的接收和分选，简化了系统开发的复杂度。本发明采用了软件处理配合硬件接收，系统优化，开发费用低。实施例2外辐射源雷达宽带信道化接收的FPGA实现方法和外辐射源雷达的宽带信道化接收系统同实施例I。外源雷达宽带信道化接收的FPGA实现方法的步骤3中进行模数转换变换，是将功分滤波模块输出的四路模拟中频信号，按照各自的采样频率fs分别进行中频采样数字化，本例对88MHz 93MHz的模拟信号，确定其采样频率。为实现方便本例的频率fs由带通采样定理所确定的取值范围和所要分选得到的信号的数据速率f，以及多相结构降速和信道化所采用的相数D和M共同确定，即同时满足(1)，(2)
权利要求
1.一种外辐射源雷达宽带信道化接收的FPGA实现方法，其特征在于外辐射源雷达宽带信道化接收的FPGA实现步骤包括 步骤I :接收雷达天线回波，所接收的雷达天线回波为调频广播信号，带宽为20MHz ；步骤2 :采用功分滤波模块对接收到雷达天线回波频段按照带宽进行平均W等分，将接收到的20MHz带宽的模拟信号平均分成W路模拟带限信号并输出，其中每一路模拟带限信 号的带宽为，W为等分数； 步骤3 :模数转换变换，将每一路模拟信号变换为数字信号； 步骤4 =FPGA频点分选，利用FPGA频点分选模块分选并输出8个频点的信号，每2个频点信号的输出对应一路信号处理结果，2个频点信号的分选称为一组频率信号的分选，每一组频点信号分选过程相同，其中FPGA频点分选过程中一组频率信号分选过程包括· ·4. I准备多相滤波器系数首先采用MATLAB产生第一级多相结构的分支滤波器的系数，即多相结构降速模块的分支滤波器的系数，降速模块分支滤波器系数长度均为LI，将其写入FPGA的ROMl中；接着，采用MATLAB产生第二级多相结构的分支滤波器的系数，即多相结构信道化模块的分支滤波器的系数，信道化模块分支滤波器系数长度均为L2，将其写入FPGA 的 R0M2 中； · 4. 2数字下变频变换对经AD数字化后的中频信号进行数字下变频变换，采用FPGA集成的IP核生成NCO正交数控振荡器，使用NCO输出本振信号，通过本振信号和数字化后的中频信号相乘，得到固定基带I，Q两通道信号，I通道的信号为同相分量，Q通道的信号为正交分量； ·4. 3多相结构降速处理降速处理以时钟elk工作，时钟频率为f；lk，对下变频后的基带信号，按照多相结构，采用相数为D进行延时和抽取，D为正整数，并按照ROMl中对应的各个分支滤波器系数进行滤波，对多相滤波结构所有分支滤波器的输出按时钟对齐求和，并输出给下一级进行多相结构信道化处理，输出的基带信号I、Q的数据速率降低了 D倍； · 4. 4多相结构信道化处理信道化处理以时钟clk2工作，时钟频率为fdk2，对经过多相结构降速处理后的基带信号I、Q两个通道，继续采用多相结构，使用相数为M对I、Q两个通道的信号分别进行延时和抽取后，M是正整数，并按R0M2中对应的分支滤波器系数进行滤波，各形成M个分支的信道化输出，每个分支的信道化输出的数据输出频率为%，即M个分支各自在M个clk2时钟周期内，按时钟频率% 对齐，输出一个数据，并传入各自的FIFO 分别进行数据的并串转换处理； · 4. 5先入先出数据并转串处理(FIFO) =FIFO的写入和读出均以时钟clk2工作，将I、Q两个通道各自信道化后的M个分支，分别按照分支顺序0到M-I，以时钟clk2写入各自的FIFO先入先出缓存中，并分别按照时钟clk2依次串行读出； · 4. 6快速傅里叶变换(FFT) =FFT以时钟clk2工作，FIFO的两通道的串行化输出值，I通道作为FFT的实部输入数据流，Q通道作为FFT的虚部输入数据流；两个输入数据流按照时钟clk2，在M个时钟周期内，分别输入M个值，做完M点的复数傅里叶变换后，同时输出实部和虚部两通道变换的结果数据流；4. 7信号分选对快速傅里叶变换后的实部和虚部两通道输出数据流，每M个时钟内，两个通道数据流均有M个值，分选过程包括 4. 7. I对每M个时钟内的M个值标号为O到M-I ； 4. 7. 2按照多相滤波原理的信道对应关系，选定M个分支中的2个频率点信号对应的2个分支号FZl和FZ2，其中O≤FZl≤M-1，0≤FZ2 ≤ M-I ； 4. 7. 3每M个时钟内对I、Q两通道都选择第FZl个值，I通道选出频点信号的同相分量数据流，Q通道选出频点信号的正交分量数据流，即选出频点信号； 4. 7.4同时，每M个时钟内I、Q两通道都选择第FZ2个值，I通道选出f2频点信号的同相分量数据流，Q通道选出f2频点信号的正交分量数据流，即选出f2频点信号，完成了两个频率点信号的分选； 步骤5 :对功分滤波模块输出的W路模拟信号，每一路都操作步骤4分选出2个频点信号，W路模拟信号共分选出8个频点的信号。
2.根据权利要求I所述的外辐射源雷达宽带信道化接收的FPGA实现方法，其特征在于步骤3所述的模数转换变换，将功分滤波模块输出的W路模拟带限信号，按照各自的采样频率fs分别进行中频采样数字化，每一路AD的采样频率fs满足其中4和fH分别为每一路模拟带限信号的下限和上限频率，k是一个整数，取值范围为，其中int(·)为取整运算，k的取值要保证以仁采样后的频谱不发生混
3.根据权利要求I所述的外辐射源雷达宽带信道化接收的FPGA实现方法，其特征在于步骤4. 3所述的多相结构降速处理步骤包括 4.3. I基带信号的每一通道输入到对应的多相结构降速处理模块时，由输入时钟的elk来控制，fclk = fs，若相数D满足L1 > D，则采用FPGA集成的IP核生成的PLL产生频率Q倍于felk的时钟clkQ，其中
4.根据权利要求I所述的外辐射源雷达宽带信道化接收的FPGA实现方法，其特征在于步骤4. 4所述的多相结构信道化处理的步骤包括 4.4. I每一路经过降速处理的基带信号输入到多相结构信道化模块时，由时钟clk2来控制，
5.一种外辐射源雷达的宽带信道化接收系统，根据雷达接收信号的流向，天线接收到的回波依次连接有功分滤波模块，模数转换模块和FPGA频点分选模块，FPGA频点分选模块最终分选出所需的8个频点的信号，其特征在于针对所接收到的20MHz带宽的天线回波信号，通过功分滤波模块将该天线回波频段平均分为W路信号输出，这W路信号每一路带宽均 为
6.根据权利要求5所述的外辐射源雷达的宽带信道化接收系统，其特征在于所述FPGA频点分选模块中，一路信号在FPGA中处理的过程为一组频率信号分选，单片FPGA至少包含了一组频率信号分选模块，一组频率信号分选模块包括数字下变频模块、多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块、快速傅里叶变换模块和信号分选模块，对一路信号经过模数转换模块输出的数字信号连接到数字下变频模块，数字下变频模块通过NCO数控振荡器产生的本振信号，本振信号与模数转换模块输出的数字信号相乘即下变频变换，通过I、Q两通道基带信号输出，每个通道的信号均经过多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块后输出两通道数据流，该两通道数据流同时传入复数傅里叶变换模块进行复数傅里叶变换，傅里叶变换的输出传送给信号分选模块，由信号分选模块得到所需要的频点信号。
7.根据权利要求6所述的外辐射源雷达的宽带信道化接收系统，其特征在于两路AD的输出传输到一片FPGA，每一片FPGA输出四个频点信号，FPGA频点分选模块利用两片FPGA输出8个频点信号。
全文摘要
本发明公开了外辐射源雷达的宽带信道化接收系统及FPGA实现，对接收的雷达宽带信号经功分滤波模块分为多路模拟信号，每路模拟信号AD转换后传入FPGA进行频点分选，在FPGA中通过下变频变换到基带，对基带信号依次经过多相结构的降速处理、信道化处理、FIFO串并转换处理、快速傅里叶变换，最终通过FPGA获得任意8个频点的输出信号。接收系统包括功分滤波模块，模数转换模块和FPGA频点分选模块。本发明将雷达回波信号分段化处理，分段的每一路模拟信号的信号分选过程采用相同处理。在FPGA频点分选不同的处理阶段，采用了不同的时钟频率。解决了传统外辐射源雷达接收系统实现宽带信号的同时多信号接收时设备量大、开发费用高的难题。降低了系统结构的复杂度和成本。
文档编号G01S7/298GK102798840SQ20121028907
公开日2012年11月28日 申请日期2012年8月14日 优先权日2012年8月14日
发明者王俊, 何春娟 申请人:西安电子科技大学