基于lvds接口的双fpga雷达回波处理装置及方法
【专利摘要】本发明公开了一种基于LVDS接口的双FPGA雷达回波处理装置，包括AD转换器、DA转换器、第一FPGA处理单元及第二FPGA处理单元；第一FPGA处理单元包括中频下变频及第一雷达目标仿真处理模块、TX控制逻辑模块及串行器；第二FPGA处理单元包括解串器、RX控制逻辑模块及中频上变频及第二雷达目标仿真处理模块；AD转换器的输出与中频下变频及第一雷达目标仿真处理模块的输入连接，DA转换器的输入与中频下变频及第二雷达目标仿真处理模块的输出连接，串行器的输出通过LVDS的多组数据线与解串器输入连接，RX控制逻辑模块的状态端输出与TX控制逻辑模块的状态端输入连接，接收RX控制逻辑模块状态。本发明可在不同FPGA中实现不同数据处理功能，减少了系统成本及复杂度。
【专利说明】基于LVDS接口的双FPGA雷达回波处理装置及方法
【技术领域】
[0001]本发明涉及雷达回波处理领域中，应用于需要高计算量及高速数据处理的情况下，特别涉及基于LVDS接口的双FPGA雷达回波处理装置及方法。
【背景技术】
[0002]随着国防科技的深入发展，及现代化武器的不断更迭，因此，对系统仿真及相关领域提出了更高的要求，在现代化战争中，对于雷达信号的处理呈现出数据量高，数据复制度提高的要求，特别是在雷达的系统仿真过程中，雷达的模拟信号要满足各种仿真环境的需要，但在一些简单的雷达信号处理系统中，由于单片FPGA的逻辑资源有限，因此，在某些高吞吐量信号处理的复杂系统中，一片FPGA的逻辑资源已不能满足系统需求，无法获得较高的处理量及数据处理带宽。
[0003]在发明人实现本发明过程中，发现现有技术中有以下缺陷，现有技术中，由于单片核心处理装置(FPGA)的逻辑资源是有限的，在某些高吞吐量信号处理的复杂系统中，单片FPGA的逻辑资源已不能满足系统需求，同时系统的性能提高有赖于核心处理装置的性能，制约了雷达数据处理的功能扩展，同时系统造价较高，不能满足系统性能需要不断提高的要求。
【发明内容】
[0004]针对现有技术中的缺陷，本发明解决了现有雷达处理速度及功能的扩展受到核心处理部件限制的问题。
[0005]为了解决以上技术问题本发明提供了基于LVDS接口的双FPGA雷达回波处理装置，AD转换器、DA转换器、第一 FPGA处理单元及第二 FPGA处理单元；所述第一 FPGA处理单元包括:中频下变频及第一雷达目标仿真处理模块、TX控制逻辑模块及串行器；所述第二 FPGA处理单元包括:解串器、RX控制逻辑模块及中频上变频及第二雷达目标仿真处理模块；所述AD转换器的输出与所述中频下变频及第一雷达目标仿真处理模块的输入连接，所述DA转换器的输入与所述中频下变频及第二雷达目标仿真处理模块的输出连接，所述串行器的输出通过所述LVDS的多组数据线与所述解串器输入连接，所述RX控制逻辑模块的状态端输出与所述TX控制逻辑模块的状态端输入连接，接收所述RX控制逻辑模块状态。
[0006]同时，本发明还提供了一种基于LVDS连接的双FPGA数据处理方法，包括步骤:
[0007]第一 FPGA判断第二 FPGA是否为开启状态，若是并收到来自所述第二 FPGA发送的数据发送请求后通过所述LVDS的一对数据线发送数据至第二 FPGA，同时将数据有效性信息通过所述LVDS的另一对数据线发送至第二 FPGA ；
[0008]第一 FPGA判断第二 FPGA是否为开启状态，若否，则发送训练序列至所述第二FPGA ；
[0009]所述第二 FPGA，判断从所述第一 FPGA接收的训练序列是否正确，若是，则向所述第一 FPGA发送数据发送请求，若否，则对所述训练序列进行状态逻辑调节延迟或随路时钟相位延迟，直到能从所述的第一 FPGA接收到正确的训练序列。
[0010]与现有技术相比，本发明实施例具有以下优点:通过LVDS接口线连接两片FPGA，从而可在两片FPGA中实现不同的数据处理功能，提高了数据处理能力，满足雷达信号高处理量需要及降低系统设计复杂度，通过该方式可以满足简单系统需要；同时该方法中的片间LVDS接口传输方法也可在高计算量雷达信号处理单元中作为高速自定义接口使用，以扩展数据处理带宽。
【专利附图】
【附图说明】
[0011]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
[0012]图1:是本发明基于高速LVDS接口的双FPGA雷达回波处理装置的组成示意图；
[0013]图2:是本发明高速LVDS接口数据传输的组成示意图。
【具体实施方式】
[0014]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0015]本发明实施例中提供了一种基于LVDS接口的双FPGA雷达回波处理装置，如图1所示，包括:模拟/数字转换器AD转换器101、数字/模拟转换器DA转换器102、第一 FPGA处理单元103及第二 FPGA处理单元104 ；
[0016]其中，所述第一 FPGA处理单元103中包括:中频下变频及第一雷达目标仿真处理模块1031、TX控制逻辑模块1032及串行器1033 ;所述第二 FPGA处理单元104包括:解串器1041、RX控制逻辑模块1042及中频上变频及第二雷达目标仿真处理模块1043 ;所述AD转换器101的输出与所述中频下变频及第一雷达目标仿真处理模块1031的输入连接，所述DA转换器102的输入与所述中频下变频及第二雷达目标仿真处理模块的输出连接，所述串行器1033的输出通过所述LVDS接口的多组数据线与所述解串器1041输入连接，所述RX控制逻辑模块1042的状态端输出与所述TX控制逻辑模块1032的状态端输入连接，接收所述RX控制逻辑模块1042状态。在上述处理装置中，还包括:时钟管理单元105，所述时钟管理单元105分别与所述第一 FPGA处理单元103的时钟管理模块1034、第二 FPGA处理单元104的时钟管理模块1044、AD转换器101、DA转换器102连接，所述第一 FPGA处理单元103的时钟管理模块的输出通过LVDS的时钟通道与所述第二 FPGA处理单元104的时钟管理模块的输入连接，所述第一 FPGA处理单元103的时钟管理模块与所述AD转换器101连接，所述第二 FPGA处理单元104的时钟管理模块与所述DA转换器102连接。
[0017]作为本实施例的优选方案，为了能实现雷达处理中快速接收来自模拟/数字转换器AD的数据，在所述第一 FPGA处理单元103还包括:输入Double Data Rate双倍速率同步动态随机存储器IDDR1035 ;在所述第二 FPGA处理单元104中还包括:输出0DDR1045。
[0018]另外，本发明还提供了一种基于高速LVDS连接的双FPGA数据处理方法，如图2所示，包括以下步骤:[0019]SlOl:验证第二 FPGA是否开启并发送相应数据。
[0020]此步骤具体包括:第一 FPGA判断第二 FPGA是否为开启状态，若是并收到来自所述第二 FPGA发送的数据发送请求后通过所述LVDS的一对数据线发送数据至第二 FPGA，同时将数据有效性信息通过所述LVDS的另一对数据线发送至第二 FPGA ;第一 FPGA判断第二FPGA是否为开启状态，若否，则发送训练序列至所述第二 FPGA。
[0021]以上步骤中所述若正确接收到来自所述第一 FPGA的训练序列步骤包括:所述第二 FPGA判断来自所述第一 FPGA的训练序列是否正确，若是，则向所述第一 FPGA发送数据发送请求，若否，所述第二 FPGA则进行数据延迟或时钟相位延迟调节，直到所述训练序列正确。
[0022]因此，在第一 FPGA板卡上电后，自定义LVDS接口默认为未连通状态，即第二 FPGA发送LVCM0S_RRDY为低电平给第一 FPGA作为状态指示信号，第一 FPGA的TX控制逻辑根据所接收到的LVCM0S_RRDY信号来判断数据端口的LVDS差分对(LVDS_DATA_P、LVDS_DATA_N)是发送训练序列(比如0101)还是发送数据到4:1串行器，同时第一 FPGA的TX控制逻辑也根据所收到的LVCM0S_RRDY信号来判断数据有效信号的LVDS差分对(LVDS_DATA_V_P、LVDS_DATA_V_N)是发送0000还是发送1111到4:1串行器。
[0023]S102:接收 FPGA 数据。
[0024]此步骤具体包括:所述第二 FPGA，判断从所述第一 FPGA接收的训练序列是否正确，若是，则向所述第一 FPGA发送数据发送请求，若否，则对所述训练序列进行状态逻辑调节延迟或随路时钟相位延迟，直到能从所述的第一 FPGA接收到正确的训练序列。
[0025]在板卡第二 FPGA上电后，第二 FPGA接收第一 FPGA发送的训练序列，若未接收到正确的训练序列，则通过RX控制逻辑模块控制10DELAY对接收数据进行延迟调节，使其源同步时钟与数据中间点对齐，以及通过解串器的BITSLIP对接收数据进行字调节，以保证1:4解串器与4:1串行器的数据完全同步。若第二 FPGA接收到正确的训练序列后，发送高电平给第一 FPGA，即此时LVCM0S_RRDY信号为高电平，同时第二 FPGA也通过1:4解串器接收第一 FPGA发送过来的数据有效信号(LVDS_DATA_V_P、LVDS_DATA_V_N)用于指示接收数据是否有效。
[0026]并在上述步骤中，所述第二 FPGA在判断从所述第一 FPGA接收的训练序列是否正确的过程中，可通过判断数据是否位于采样时钟中间进行，此步骤具体包括:第二 FPGA判断数据是否位于采样时钟中间，若否，控制数据延迟或时钟相位延迟；若是，第二 FPGA发送LVDS连通指示信号给第一 FPGA。
[0027]同时在第二 FPGA在接收数据的过程中通过状态逻辑实现实时监测逻辑、误码滤波逻辑，以实时修正数据延迟。
[0028]因此，本发明的有益效果在于:本发明主要表现在能扩展片间FPGA数据处理带宽，同时也可在高速互联系统中作为自定义数据接口使用。以上步骤中所述的实时监测逻辑、误码滤波逻辑，是为了使在数据传输过程中能够实时调节延迟量，以克服环境、温度、电压等变化对数据眼图的影响，以保证数据能够正确的传输。
[0029]通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可以通过硬件实现，也可以借助软件加必要的通用硬件平台的方式来实现。基于这样的理解，本发明的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是⑶-ROM，U盘，移动硬盘等)中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
[0030]本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。
[0031]本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。
[0032]上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
[0033]以上公开的仅为本发明的具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。
【权利要求】
1.基于LVDS接口的双FPGA雷达回波处理装置，其特征在于，包括:AD转换器、DA转换器、第一FPGA处理单元及第二FPGA处理单元；所述第一FPGA处理单元包括:中频下变频及第一雷达目标仿真处理模块、TX控制逻辑模块及串行器；所述第二 FPGA处理单元包括:解串器、RX控制逻辑模块及中频上变频及第二雷达目标仿真处理模块；所述AD转换器的输出与所述中频下变频及第一雷达目标仿真处理模块的输入连接，所述DA转换器的输入与所述中频下变频及第二雷达目标仿真处理模块的输出连接，所述串行器的输出通过所述LVDS的多组数据线与所述解串器输入连接，所述RX控制逻辑模块的状态端输出与所述TX控制逻辑模块的状态端输入连接，接收所述RX控制逻辑模块状态。
2.如权利要求1中所述的雷达回波处理装置，其特征在于，还包括:时钟管理单元，所述时钟管理单元分别与所述第一 FPGA处理单元及第二 FPGA处理单元的时钟管理模块及AD转换器、DA转换器连接，所述第一 FPGA处理单元的时钟管理模块的输出通过LVDS的时钟通道与所述第二 FPGA处理单元的时钟管理模块的输入连接，所述第一 FPGA处理单元的时钟管理模块与所述AD转换器连接，所述第二 FPGA处理单元的时钟管理模块与所述DA转换器连接。
3.如权利要求1或2中所述的雷达回波处理装置，其特征在于，所述第一FPGA处理单元还包括:输入缓存IDDR及输出缓存ODDR。
4.如权利要求1或2中所述的雷达回波处理装置，其特征在于，所述第一FPGA处理单元还包括=OBUFDS差分输出缓冲器；所述第二 FPGA处理单元还包括=IBUFDS差分输入缓冲器，所述OBUFDS与所述串行器的输出连接，所述IBUFDS差分输入缓冲器与所述解串器输入连接。
5.如权利要求1或2中所述的雷达回波处理装置，其特征在于，所述第二FPGA处理单元还包括:10DELAYE延迟器，所述10DELAYE延迟器与所述RX控制逻辑模块连接。
6.如权利要求1或2中所述的LVDS数据传输装置，其特征在于，还包括:实时窗口监测模块及误码滤波模块，所述实时窗口监测模块用于在片间FPGA进行数据传输时能够实时调整数据延迟。
7.基于高速LVDS连接的双FPGA数据处理方法，其特征在于，包括步骤: 第一 FPGA判断第二 FPGA是否为开启状态，若是并收到来自所述第二 FPGA发送的数据发送请求后通过所述LVDS的一对数据线发送数据至第二 FPGA，同时将数据有效性信息通过所述LVDS的另一对数据线发送至第二 FPGA ； 第一 FPGA判断第二 FPGA是否为开启状态，若否，则发送训练序列至所述第二 FPGA ； 所述第二 FPGA，判断从所述第一 FPGA接收的训练序列是否正确，若是，则向所述第一FPGA发送数据发送请求，若否，则对所述训练序列进行状态逻辑调节延迟或随路时钟相位延迟，直到能从所述的第一 FPGA接收到正确的训练序列。
8.如权利要求7中所述的方法，其特征在于，在所述所述第二FPGA，判断从所述第一FPGA接收的训练序列是否正确，若是，则向所述第一 FPGA发送数据发送请求，若否，则对所述训练序列进行状态逻辑调节延迟或随路时钟相位延迟，直到能从所述的第一 FPGA接收到正确的训练序列，步骤中还包括:在传输数据的过程中通过状态逻辑对片间传输的数据进行实时窗口监测和误码滤波处理。
【文档编号】G01S7/41GK103901414SQ201210587045
【公开日】2014年7月2日 申请日期:2012年12月28日 优先权日:2012年12月28日
【发明者】朱骏, 孙亚光, 熊兴见 申请人:北京华清瑞达科技有限公司