专利名称：Fpga开发板i/o检测系统的制作方法
技术领域：
本实用新型涉及硬件故障检测技术，尤其是涉及一种FPGA开发板I/O检测系统。
背景技术：
随着集成电路工艺和制造水平的快速发展，系统芯片的规模越来越大，所集成的晶体管越来越多，工作频率越来越高，芯片面积越来越小，采用FPGA芯片进行专用集成电路设计，既可以解决定制电路缺乏灵活性的不足，又可以通过相关软硬件环境掌握芯片的最终功能，提高一次性设计的成功率。目前，FPGA在电子设计中已被广泛使用，由于FPGA经常要和外部存储器及CPU进行数据输入输出交换，而利用双向I/o端口的设计来进行数据交换可以成倍地节省各自的引脚资源。·[0004]传统的检测I/O端口是否开路或短路的方法是人工借助万用表等工具进行检测，不仅耗费大量的时间和精力，而且容易造成检测疏漏，不利于产品的大批量检测。
发明内容本实用新型是针对上述背景技术存在的缺陷提供一种减少检测工作量且提高检测精确度的FPGA开发板I/O检测系统。为实现上述目的，本实用新型公开了一种FPGA开发板I/O检测系统，所述FPGA开发板I/o检测系统为I/O开路检测系统，所述I/O开路检测系统包括I/O单元、输入单元及输出单元，所述输入单元与所述I/O单元电性连接，所述输出单元与所述I/O单元电性连接，所述I/o单元包括若干I/O端口，所述输入单元输入为高电平，所述I/O端口短接在一起。进一步地，所述高电平电压为3. 3V。本实用新型公开了一种FPGA开发板I/O检测系统，所述FPGA开发板I/O检测系统为I/o短路检测系统，所述I/O短路检测系统包括I/O单元、输入单元及输出单元，所述输入单元与所述I/o单元电性连接,所述输出单元与所述I/O单元电性连接,所述I/O单元包括若干I/o端口，所述I/O端口为双向端口，所述输入单元包括若干输入端口，所述输入端口分别与所述I/o端口一端电性连接；所述输出单元包括若干输出端口，所述输出端口分别与所述I/o端口另一端电性连接。进一步地，所述I/O端口呈阵列分布或列分布。进一步地，在一个时钟周期内，其中一 I/O端口为输出I/O端口，其余相邻I/O端口为输入I/o端口。 综上所述，本实用新型FPGA开发板I/O检测系统通过将输入单元与输出单元分别与I/o单元电性连接，利用I/O单元I/O端口的双向端口特性，配合输入单元输出信号及输出单元接收信号来对I/o开路及短路性能进行检测，减少了检测的工作量，同时提高了检测的精确度。
图I为本实用新型实施例I/O开路检测系统的结构示意图。图2为本实用新型实施例I/O短路检测系统的结构示意图。
具体实施方式
为能进一步了解本实用新型的特征、技术手段以及所达到的具体目的、功能，
以下结合附图与具体实施方式
对本实用新型作进一步详细描述。如图I和图2所示，本实用新型FPGA开发板I/O检测系统包括I/O开路检测系统100及I/O短路检测系统200，所述I/O开路检测系统100包括I/O单元110、输入单元120及输出单元130，所述I/O单元110包括若干I/O端口 111，所述I/O端口 111为双向端口， 所述I/o端口 111呈阵列分布或列分布，所述输入单元120与所述I/O单元110电性连接，用以提供所述I/o单元110检测电平；所述输出单元130与所述I/O单元110电性连接，用以检测所述I/o单元110输出电平。所述输入单元输入120为3. 3V高电平VCC，所述I/O端口 111短接在一起。本实用新型实施时，所述输出单元130检测结果输出低电平，表示所述输出单元130对应的I/O端口 111开路；所述输出单元130检测结果输出高电平信号，表示所述输出单元130对应的I/O端口 111正常。所述I/O短路检测系统200包括I/O单元210、输入单元220及输出单元230，所述I/O单元210包括若干I/O端口 211，所述I/O端口 211为双向端口，所述I/O端口 211呈阵列分布或列分布，所述输入单元220与所述I/O单元210电性连接，用以提供所述I/O单元210检测电平；所述输出单元230与所述I/O单元210电性连接，用以检测所述I/O单元210输出电平。所述输入单元220包括若干输入端口 221，所述输入端口 221分别与所述I/O端口211 一端电性连接；所述输出单元230包括若干输出端口 231，所述输出端口 231分别与所述I/O端口 211另一端电性连接。本实用新型实施时，在一个时钟周期内，其中一 I/O端口211为输出I/O端口，其余相邻I/O端口 211为输入I/O端口，当输出I/O端口为高电平，输入I/O端口也为高电平时，表示两相邻I/O端口为短路连接。综上所述，本实用新型FPGA开发板I/O检测系统通过将输入单元与输出单元分别与I/o单元电性连接，利用I/O单元I/O端口的双向端口特性，配合输入单元输出信号及输出单元接收信号来对I/o开路及短路性能进行检测，减少了检测的工作量，同时提高了检测的精确度。以上所述实施例仅表达了本实用新型的一种实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型的保护范围应以所附权利要求为准。
权利要求1.一种FPGA开发板I/O检测系统，其特征在于所述FPGA开发板I/O检测系统为I/O开路检测系统(100)，所述I/O开路检测系统(100)包括I/O单元(110)、输入单元(120)及输出单元(130)，所述输入单元(120)与所述I/O单元(110)电性连接，所述输出单元(130)与所述I/O单元(110)电性连接，所述I/O单元(110)包括若干I/O端口( 111 )，所述输入单元(120)输入为高电平(VCC)，所述I/O端口(111)短接在一起。
2.根据权利要求I所述的FPGA开发板I/O检测系统，其特征在于所述高电平(VCC)电压为3. 3V。
3.一种FPGA开发板I/O检测系统，其特征在于所述FPGA开发板I/O检测系统为I/O短路检测系统(200)，所述I/O短路检测系统(200)包括I/O单元(210)、输入单元(220)及输出单元(230)，所述输入单元(220)与所述I/O单元(210)电性连接，所述输出单元(230)与所述I/O单元(210)电性连接，所述I/O单元(210)包括若干I/O端口(211)，所述I/O端口( 211)为双向端口，所述输入单元(220 )包括若干输入端口( 221)，所述输入端口( 221)分别与所述I/O端口(211) —端电性连接；所述输出单元(230)包括若干输出端口(231)，所述输出端口( 231)分别与所述I/O端口( 211)另一端电性连接。
4.根据权利要求3所述的FPGA开发板I/O检测系统，其特征在于所述I/O端口(211)呈阵列分布或列分布。
5.根据权利要求3所述的FPGA开发板I/O检测系统，其特征在于在一个时钟周期内，其中一 I/O端口(211)为输出I/O端口，其余相邻I/O端口(211)为输入I/O端口。
专利摘要本实用新型公开了一种FPGA开发板I/O检测系统，包括I/O开路检测系统及I/O短路检测系统，所述FPGA开发板I/O检测系统包括I/O单元、输入单元及输出单元，所述输入单元与所述I/O单元电性连接，所述输出单元与所述I/O单元电性连接，所述I/O单元包括若干I/O端口。本实用新型FPGA开发板I/O检测系统将输入单元与输出单元分别与I/O单元电性连接，利用I/O单元I/O端口的双向端口特性，配合输入单元输出信号及输出单元接收信号来对I/O开路及短路性能进行检测，减少了检测的工作量，同时提高了检测的精确度。
文档编号G01R31/02GK202583376SQ20122008197
公开日2012年12月5日 申请日期2012年3月7日 优先权日2012年3月7日
发明者李芳芳, 高玉芳 申请人:东莞市翔丰电子科技实业有限公司, 东莞博用电子科技有限公司