应用于电源快下电的电压检测电路的制作方法
【专利摘要】本发明公开了一种应用于电源快下电的电压检测电路，包括：分压电路，电压保护电路，比较器。分压电路包括两个串联的电阻，两个电容分别和两个电阻并联，且两个电容的阻抗比值等于两个电阻的阻抗比值。电压保护电路包括第一NMOS管和晶体管串接结构。本发明在外部电压源在快下电时能够通过两个电容对外部电压源进行分压，使得分压节点的分压电压能够随着外部电压源快速下降，并于基准电压进行比较，比较器快速翻转，从而实现电压检测电路的快速响应。
【专利说明】应用于电源快下电的电压检测电路
【技术领域】
[0001]本发明涉及一种半导体集成电路，特别是涉及一种应用于电源快下电的电压检测电路(VD)。
【背景技术】
[0002]如图1所示，是现有电压检测电路的结构示意图；现有电压检测电路包括:分压电路，电压保护电路，比较器CMPl。
[0003]所述分压电路用于对外部电压源vext进行分压并输出分压电压，所述分压电路由电阻101和102串联而成，分压电压由电阻101和102连接处的分压节点Vd_net输出。
[0004]所述电压保护电路包括NMOS管MnlOl和晶体管串接结构。
[0005]NMOS管MnlOl的工作电压范围大于外部电压源vext的变化范围，NMOS管MnlOl的栅极连接内部电压源vpwr ;NM0S管MnlOl的漏极连接分压节点Vd_netl00，NMOS管MnlOl的源极连接比较器CMPl的第一输入端，NMOS管MnlOl用于将分压电压传输到比较器CMPl的第一输入端VcLnetlOl，比较器CMPl的第二输入端连接基准电压Vref ;比较器CMPl的工作电源为内部电压源vpwr，比较器CMPl用于对分压电压和基准电压Vref进行比较并输出电压检测信号Vd_out。
[0006]晶体管串接结构连接于NMOS管MnlOl的源极和地之间；晶体管串接结构为由2个栅极和漏极短接的PMOS管Mpl02和Mpl03串联起来的结构。第二 PMOS管Mpl02和Mpl03的阈值电压之和大于内部电压电源vpwr和NMOS管MnlOl的阈值电压的差。
[0007]现有技术中，为了提高电压检测电路的响应速度，可以通过提高比较器的响应速度来实现，但由于电路通常会有功耗的要求，电阻R101、R102会很大，这样在外部电压源vext快速下电时，如几十纳秒下电，下电后的低电平维持时间也为纳秒级，分压节点Vd_net则来不及快速响应，从而使电压检测电路不能响应电源电压快速下电，所以现有电压检测电路在电源快下电中无法应用。
【发明内容】
[0008]本发明所要解决的技术问题是提供一种应用于电源快下电的电压检测电路，能对纳秒级的电源快速下电做出快速检测并做出响应。
[0009]为解决上述技术问题，本发明应用于电源快下电的电压检测电路包括:分压电路，电压保护电路，比较器。
[0010]所述分压电路用于对外部电压源进行分压并输出分压电压，所述分压电路包括第一电阻、第二电阻、第一电容和第二电容，所述第一电阻和所述第二电阻串联在所述外部电压源和地之间，所述第一电阻和所述第二电阻的连接节点为分压节点并输出所述分压电压，所述第一电容的两端和所述第一电阻的两端相连实现所述第一电容和所述第一电阻的并联，所述第二电容的两端和所述第二电阻的两端相连实现所述第二电容和所述第二电阻的并联；所述第一电容和所述第二电容的阻抗比值等于所述第一电阻和所述第二电阻的阻抗比值。
[0011]所述电压保护电路包括第一 NMOS管和晶体管串接结构。
[0012]所述第一 NMOS管的工作电压范围大于所述外部电压源的变化范围，所述第一NMOS管的栅极连接内部电压源；所述第一 NMOS管的漏极连接所述分压节点，所述第一 NMOS管的源极连接所述比较器的第一输入端，所述第一 NMOS管用于将所述分压电压传输到所述比较器的第一输入端，所述比较器的第二输入端连接基准电压；所述比较器的工作电源为所述内部电压源，所述比较器用于对所述分压电压和所述基准电压进行比较并输出电压检测信号。
[0013]所述晶体管串接结构连接于所述第一 NMOS管的源极和地之间；所述晶体管串接结构为由多个栅极和漏极短接的第二 PMOS管串联起来的结构、且所述第二 PMOS管的个数满足各所述第二 PMOS管的阈值电压之和大于所述内部电压电源和所述第一 NMOS管的阈值电压的差；或者，所述晶体管串接结构为由多个栅极和漏极短接的第三NMOS管串联起来的结构、且所述第三NMOS管的个数满足各所述第三NMOS管的阈值电压之和大于所述内部电压电源和所述第一 NMOS管的阈值电压的差。
[0014]进一步的改进是,所述晶体管串接结构为由2个第二 PMOS管串联起来。
[0015]进一步的改进是，所述外部电压源的快下电时间为几十纳秒量级，下电后的低电平维持时间为几百纳秒量级。
[0016]本发明具有如下有益效果:
[0017]1、本发明通过将第一电容和第二电容分别和第一电阻和第二电阻并联，且将第一电容和第二电容的阻抗比值设置为等于第一电阻和第二电阻的阻抗比值，这样当外部电压源进行快速下电时如下电时间为几十纳秒量级、下电后的低电平维持时间为几百纳秒量级时，能够通过第一电容和第二电容对外部电压源进行分压，使得分压节点的分压电压能够随着外部电压源快速下降，并于基准电压进行比较，比较器快速翻转，从而实现电压检测电路的快速响应。所以本发明能对纳秒级的电源快速下电做出快速检测并做出响应。
[0018]2、本发明通过设置一电压保护电路，能够实现在外部电压源较高并使分压电压高于内部电压源时通过晶体管串接结构对比较器的第一输入端的电压进行泄放，从而对比较器进行保护。
【专利附图】
【附图说明】
[0019]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0020]图1是现有电压检测电路的结构示意图；
[0021]图2是本发明实施例应用于电源快下电的电压检测电路的结构示意图；
[0022]图3是现有电路和本发明实施例电路的电压检测的仿真结果。
【具体实施方式】
[0023]如图2所示，是本发明实施例应用于电源快下电的电压检测电路的结构示意图；本发明实施例应用于电源快下电的电压检测电路包括:分压电路，电压保护电路，比较器CMP。
[0024]所述分压电路用于对外部电压源vext进行分压并输出分压电压，所述分压电路包括第一电阻R1、第二电阻R2、第一电容Cl和第二电容C2,所述第一电阻Rl和所述第二电阻R2串联在所述外部电压源vext和地之间，所述第一电阻Rl和所述第二电阻R2的连接节点为分压节点Vd_net并输出所述分压电压，所述第一电容Cl的两端和所述第一电阻Rl的两端相连实现所述第一电容Cl和所述第一电阻Rl的并联，所述第二电容C2的两端和所述第二电阻R2的两端相连实现所述第二电容C2和所述第二电阻R2的并联；所述第一电容Cl和所述第二电容C2的阻抗比值等于所述第一电阻Rl和所述第二电阻R2的阻抗比值。
[0025]所述电压保护电路包括第一 NMOS管Mnl和晶体管串接结构。
[0026]所述第一 NMOS管Mnl的工作电压范围大于所述外部电压源vext的变化范围，所述第一 NMOS管Mnl的栅极连接内部电压源vpwr ;所述第一 NMOS管Mnl的漏极连接所述分压节点Vd_net，所述第一 NMOS管Mnl的源极连接所述比较器CMP的第一输入端Vd_netl，所述第一 NMOS管Mnl用于将所述分压电压传输到所述比较器CMP的第一输入端Vd_netl，所述比较器CMP的第二输入端连接基准电压vref ;所述比较器CMP的工作电源为所述内部电压源vpwr，所述比较器CMP用于对所述分压电压和所述基准电压vref进行比较并输出电压检测信号Vd_out。
[0027]所述晶体管串接结构连接于所述第一NMOS管Mnl的源极和地之间；所述晶体管串接结构为由多个栅极和漏极短接的第二 PMOS管串联起来的结构、且所述第二 PMOS管的个数满足各所述第二 PMOS管的阈值电压之和大于所述内部电压电源和所述第一 NMOS管Mnl的阈值电压的差；或者，所述晶体管串接结构为由多个栅极和漏极短接的第三NMOS管串联起来的结构、且所述第三NMOS管的个数满足各所述第三NMOS管的阈值电压之和大于所述内部电压电源和所述第一 NMOS管Mnl的阈值电压的差。本发明实施例中所述晶体管串接结构为由2个第二 PMOS管Mp2和Mp3串联起来。
[0028]所述外部电压源vext的快下电时间为几十纳秒量级，下电后的低电平维持时间为几百纳秒量级。
[0029]但实际应用时，由于使用环境恶劣，外部电压源vext会出现瞬间跳变的情形，跳变时间在纳秒级别，即出现快下电。外部电压源vext快下电时相当于交流信号加于第一电阻Rl和第二 R2两端，如果只采用第一电阻Rl和第二电阻R2进行分压时，分压节点Vd_net是来不及快速响应的，从而使检测电路无法快速响应。本发明实施例中，第一电容Cl与第一电阻Rl并联，第二电容C2与第二电阻R2并联，其中第一电容Cl电容和第二电容C2的阻抗比值和第一电阻Rl和第二电阻R2的阻抗比值相同，在外部电源电压vext快速下电时，相当于交流信号加在了第一电容Cl和第二电容C2的两端，利用电容的分压使分压节点Vd_net能跟随外部电压源快速响应，如外部电压源几十纳秒下电、下电后的低电平维持几百纳秒，此时第一电容Cl和第二电容C2的分压节点Vd_net也能快速跟随下降，并与基准电压Vref进行比较，比较器快速翻转，从而实现电压检测电路的快速响应；而当外部电压源慢上电或慢下电时，电容分压不起作用，此时还是电阻分压，不影响此时电路功能。
[0030]如图3所示，是现有电路和本发明实施例电路的电压检测的仿真结果。曲线I为外部电源电压vext的变化曲线；曲线2为现有电路输出的电压检测信号Vd_out曲线；曲线3为本发明实施例电路输出的电压检测信号Vd_out曲线。曲线I中显示了连个快下电，快下电处对应于低电压值；曲线2中在快下电的相同时刻还是保持相同的高电压，并没有检测出快下电并做出响应；曲线3中在快下电的相同时刻也出现了低电压，所以本发明实施例能够检测出快下电并做出响应。
[0031]本发明实施例通过电压保护电路的设置，能够实现在外部电压源vext较高并使分压电压高于内部电压源vpwr时晶体管串接结构对比较器CMP的第一输入端的电压进行泄放，从而对比较器CMP进行保护。原因为:
[0032]当分压节点Vd_net的分压电压高于内部电压源vpwr时会使所述比较器CMP的第一输入端VcLnetl的电压升高，从而导致所述第一 NMOS管Mnl的关断。所述晶体管串接结构组成的对地通路中也形成高阻，即所述分压节点Vd_net的分压电压通过所述第一 NMOS管Mnl和所述晶体管串接结构的两个高阻分压产生所述比较器CMP的第一输入端VcLnetl的电压，当所述比较器CMP的第一输入端VcLnetl的电压越高，则所述第一 NMOS管Mnl形成的高阻阻值越高，所述晶体管串接结构形成的高阻的阻值越低，并最终形成平衡，从而把所述比较器CMP的第一输入端VcLnetl钳位在内部电压源vpwr以下并实现对所述比较器CMP的保护，并在所述晶体管串接结构上只有纳安级的漏电。
[0033]当分压节点Vd_net的分压电压低于内部电压源vpwr时，所述晶体管串接结构会断开，原因为所述比较器CMP的第一输入端VcLnetl的电压会小于所述晶体管串接结构的各晶体管的阈值电压和。
[0034]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种应用于电源快下电的电压检测电路，其特征在于，包括:分压电路，电压保护电路，比较器； 所述分压电路用于对外部电压源进行分压并输出分压电压，所述分压电路包括第一电阻、第二电阻、第一电容和第二电容，所述第一电阻和所述第二电阻串联在所述外部电压源和地之间，所述第一电阻和所述第二电阻的连接节点为分压节点并输出所述分压电压，所述第一电容的两端和所述第一电阻的两端相连实现所述第一电容和所述第一电阻的并联，所述第二电容的两端和所述第二电阻的两端相连实现所述第二电容和所述第二电阻的并联；所述第一电容和所述第二电容的阻抗比值等于所述第一电阻和所述第二电阻的阻抗比值； 所述电压保护电路包括第一 NMOS管和晶体管串接结构； 所述第一 NMOS管的工作电压范围大于所述外部电压源的变化范围，所述第一 NMOS管的栅极连接内部电压源；所述第一 NMOS管的漏极连接所述分压节点，所述第一 NMOS管的源极连接所述比较器的第一输入端，所述第一 NMOS管用于将所述分压电压传输到所述比较器的第一输入端，所述比较器的第二输入端连接基准电压；所述比较器的工作电源为所述内部电压源，所述比较器用于对所述分压电压和所述基准电压进行比较并输出电压检测信号; 所述晶体管串接结构连接于所述第一 NMOS管的源极和地之间；所述晶体管串接结构为由多个栅极和漏极短接的第二 PMOS管串联起来的结构、且所述第二 PMOS管的个数满足各所述第二 PMOS管的阈值电压之和大于所述内部电压电源和所述第一 NMOS管的阈值电压的差；或者，所述晶体管串接结构为由多个栅极和漏极短接的第三NMOS管串联起来的结构、且所述第三NMOS管的个数满足各所述第三NMOS管的阈值电压之和大于所述内部电压电源和所述第一 NMOS管的阈值电压的差。
2.如权利要求1所述的应用于电源快下电的电压检测电路，其特征在于:所述晶体管串接结构为由2个第二 PMOS管串联起来。
3.如权利要求1所述的应用于电源快下电的电压检测电路，其特征在于:所述外部电压源的快下电时间为几十纳秒量级，下电后的低电平维持时间为几百纳秒量级。
【文档编号】G01R19/00GK104280590SQ201310291971
【公开日】2015年1月14日 申请日期:2013年7月12日 优先权日:2013年7月12日
【发明者】唐成伟, 周宁 申请人:上海华虹宏力半导体制造有限公司