一种基于dsp的高阶调制信号发生器的制造方法
【专利摘要】本实用新型公开了一种基于DSP的高阶调制信号发生器，包括DSP处理模块、时钟模块、SDRAM模块、CPLD模块、D/A转换模块和输出模块；其中，时钟模块、CPLD模块、SDRAM模块分别与DSP处理模块连接，CPLD模块与时钟模块连接，SDRAM模块、CPLD模块、D/A转换模块、输出模块依次顺序连接。还包括串口通信模块和上位机，其中上位机通过串口通信模块与DSP处理模块连接，串口通信模块与时钟模块连接。本实用新型具有抗干扰能力强、稳定性好、热插拔、即插即用、易扩展、高速传输、人机交互等特点。
【专利说明】一种基于DSP的高阶调制信号发生器
【技术领域】
[0001]本实用新型涉及信号发生器，特别是一种基于DSP的高阶调制信号发生器。
【背景技术】
[0002]信号发生器在生产实践和科技领域中有着广泛的应用，传统的低阶数字调制信号发生器存在许多不足:频谱利用率低、传输带宽外辐射严重、抗干扰性能差等。随着科技的发展，人们之间的通信越来越频繁，对数据传输的需求量逐步增加，对传输速率的要求越来越高。在高速数据传输通信系统中，提高频带利用率最有效的方法就是提高调制阶数，然而随着阶数的增加使得信号抗干扰能力下降。
[0003]目前，大多数信号发生器都是采用微控制单元和直接数字频率合成单元(MicroControl Unit + Direct Digital Synthesizer, MCU+DDS,)的形式设计，这样的设计人机交互不方便而且不灵活。用FPGA设计的信号发生器具有灵活的频率控制和极快的频率切换速度，但仅使用FPGA进行高阶调制信号设计，由于其没有指令系统，同样能力有限，而且实时性也不好，硬件开发周期长，不易扩展。如何克服现有技术的不足已成为现有信号发生器领域亟待解决的重点难题。
【发明内容】
[0004]本实用新型所要解决的技术问题是克服现有技术的不足，而提供一种基于DSP的高阶调制信号发生器，本实用新型抗干扰能力强、稳定性好、硬件电路易于实现、结构简单且成本低。
[0005]本实用新型为解决上述技术问题采用以下技术方案:
[0006]根据本实用新型提出的一种基于DSP的高阶调制信号发生器，包括DSP处理模块、时钟模块、SDRAM模块、CPLD模块、D/Α转换模块和输出模块；
[0007]其中，时钟模块、CPLD模块、SDRAM模块分别与DSP处理模块连接，CPLD模块与时钟模块连接，SDRAM模块、CPLD模块、D/Α转换模块、输出模块依次顺序连接。
[0008]作为本实用新型的一种基于DSP的高阶调制信号发生器的进一步优化的方案，还包括串口通信模块和上位机，其中上位机通过串口通信模块与DSP处理模块连接，串口通信模块与时钟模块连接。
[0009]作为本实用新型的一种基于DSP的高阶调制信号发生器的进一步优化的方案，所述时钟模块包括有源晶振、第一晶振和第二晶振；其中有源晶振与CPLD模块连接，第一晶振与DSP处理模块连接，第二晶振与串口通信模块连接。
[0010]作为本实用新型的一种基于DSP的高阶调制信号发生器的进一步优化的方案，所述有源晶振为50MHz的有源晶振，第一晶振和第_■晶振均为12MHz的晶振。
[0011]作为本实用新型的一种基于DSP的高阶调制信号发生器的进一步优化的方案，所述D/Α转换模块包括D/Α数模转换芯片、放大电路、电压反转电路；其中D/Α数模转换芯片输出接放大电路，电压反转电路为放大电路提供参考电压。
[0012]作为本实用新型的一种基于DSP的高阶调制信号发生器的进一步优化的方案，所述D/Α数模转换芯片的型号为DAC900E，放大电路采用型号为0PA690的运放芯片，电压反转电路采用型号为TPS60403的芯片。
[0013]作为本实用新型的一种基于DSP的高阶调制信号发生器的进一步优化的方案，所述串口通信模块包括异步传输标准接口 RS-232、MAX232单电源电平转换芯片和TL16C550异步通信芯片，异步传输标准接口 RS-232通过MAX232单电源电平转换芯片接入TL16C550异步通信芯片。
[0014]作为本实用新型的一种基于DSP的高阶调制信号发生器的进一步优化的方案，所述CPLD模块采用Altera公司的EMP240T100C5芯片，DSP处理模块采用TI公司的TMS320VC5509 芯片，SDRAM 模块采用 HY57V561620 芯片。
[0015]作为本实用新型的一种基于DSP的高阶调制信号发生器的进一步优化的方案，所述上位机为PC机。
[0016]本实用新型采用以上技术方案与现有技术相比，具有以下技术效果:本实用新型的载波是通过CPLD芯片EPM240T100C5设计直接频率合成模块，将一个周期的正弦信号的相位值存储到SDRAM模块中，这样避免了由外部输入造成的误差和干扰而且硬件电路结构变得更加简单；DSP处理模块读取SDRAM模块中的数据进行数字信号调制处理，DSP处理模块将调制后的数字信号数据写入SDRAM模块中，同时通过串口通信模块发送给上位机在界面上显示星座图和波形图以观测数字信号的效果；CPLD模块将调制后的基带数字信号进行上变频并通过D/Α转换模块输出，本实用新型能实时发送64QAM、64QPSK、128QAM、256QAM，抗干扰能力强、稳定性好、研发周期短且硬件电路易于实现；本实用新型兼具热插拔、即插即用、易扩展、高速传输、人机交互、结构简单且成本低等特点。
【专利附图】
【附图说明】
[0017]图1为本实用新型的结构图。
[0018]图2为本实用新型的整体架构示意图。
[0019]图3为CPLD模块中的电路图，(a)为EMP240T100C5芯片的引脚图，(b)为CPLD模块的JTAG 口。
[0020]图4为CPLD时钟模块电路图。
[0021 ] 图5为TMS320VC5509芯片的引脚图。
[0022]图6为DSP时钟模块电路图。
[0023]图7为DSP复位电路电路图。
[0024]图8为HY57V561620芯片的引脚图。
[0025]图9为DAC900E D/Α数模转换芯片电路图。
[0026]图10为串口通信模块电路图:(a)是9引脚的异步传输标准接口 RS-232，(b)是美信(MAXM)公司为RS-232标准串口设计的单电源电平转换芯片MAX232，(c)是串口通信模块的晶振电路，(d)是使用SC16C550B芯片的通用异步接收/发送器(UART)。
[0027]图11为电源模块:(a)是系统电源模块，(b)是给放大器提供参考电压的电源模块。
【具体实施方式】
[0028]下面结合附图对本实用新型的技术方案做进一步的详细说明:
[0029]一种基于DSP的高阶调制信号发生器，包括DSP处理模块、时钟模块、SDRAM模块、CPLD模块、D/Α转换模块和输出模块；其中，时钟模块、CPLD模块、SDRAM模块分别与DSP处理模块连接，CPLD模块与时钟模块连接，SDRAM模块、CPLD模块、D/Α转换模块、输出模块依次顺序连接。还包括串口通信模块和上位机，其中上位机通过串口通信模块与DSP处理模块连接，串口通信模块与时钟模块连接。
[0030]时钟模块包括有源晶振、第一晶振和第二晶振；其中有源晶振与CPLD模块连接，第一晶振与DSP处理模块连接，第二晶振与串口通信模块连接。有源晶振为50MHz的有源晶振，第一晶振和第二晶振均为12MHz的晶振。D/Α转换模块包括D/Α数模转换芯片、放大电路、电压反转电路；其中D/Α数模转换芯片输出接放大电路，电压反转电路为放大电路提供参考电压。D/Α数模转换芯片的型号为DAC900E，放大电路采用型号为0PA690的运放芯片，电压反转电路采用型号为TPS60403的芯片。串口通信模块包括异步传输标准接口RS-232.MAX232单电源电平转换芯片和TL16C550异步通信芯片，异步传输标准接口 RS-232通过MAX232单电源电平转换芯片接入TL16C550异步通信芯片。CPLD模块采用Altera公司的EMP240T100C5芯片。DSP处理模块采用TI公司的TMS320VC5509芯片。SDRAM模块采用HY57V561620芯片。上位机为PC机。
[0031]如图1所示为本实用新型的一种基于DSP的高阶调制信号发生器，包括:时钟模块、DSP处理模块、CPLD模块、SDRAM模块、串口通信模块、D/Α转换模块以及上位机模块。其中，时钟模块分三块，分别为DSP处理模块、CPLD模块以及串口模块提供时钟源；CPLD模块包含上变频、DSP的I/O引脚扩展以及对D/Α转换模块的控制；D/A转换模块包含DAC900ED/Α数模转换芯片，放大电路采用0PA690芯片，电压反转电路采用TPS60403芯片；串口通信模块包含9引脚的异步传输标准接口 RS-232以及美信(MAXIM)公司为RS-232标准串口设计的单电源电平转换芯片MAX232以及通用异步接收/发送器(UART)。上位机为PC机。
[0032]图2为本实用新型的整体架构示意图，为实现高阶数字信号的调制，采用CPLD模块设计直接频率合成模块(DDS)，DDS产生的正弦相位值存储到SDRAM模块中，DSP芯片的数据线和地址线与CPLD芯片相连，在CPLD模块中通过地址译码的方式扩展DSP处理模块的I/O引脚，以及将与CPLD模块相连的外部器件设置成DSP处理模块的寄存器形式。DSP处理模块读取SDRAM模块中的正弦相位，作为调制处理中的载波，调制后的基带信号发送给CPLD模块，在CPLD模块中进行上变频，并输送给D/Α转换模块通过BNC接口接到示波器上，以实时观察结果。DSP处理模块同时也将调制后的数字基带信号通过串口通信模块发送给PC机，在PC机上显示波形图和星座图。本实用新型的DSP处理模块读取SDRAM模块中的数据进行数字调制处理，该数字调制处理是采用常规现有方法，在本实施例当中不再叙说本领域人员均熟知的此处理方法，这个数字调制处理方法本身不属于实用新型保护客体，该方法为本领域普通技术人员不需要花费创造性劳动即可获知的技术，本实用新型的各个模块各自是现有技术硬件模块。本实用新型保护的是利用现有模块设计成高阶数字信号发生器，这种模块间组合关系及连接关系，不涉及软件的内容，故仍属于实用新型的保护客体。
[0033]图3为CPLD模块中的电路图，Ca)为EMP240T100C5芯片的引脚图，(b)为CPLD模块的JTAG 口。图3中的(a)中EMP240T100C5芯片的第I脚连接图10中的(d)所示SC16C550B芯片的第11引脚即片选引脚CS2，EMP240T100C5芯片的第3脚连接SC16C550B的第23引脚即发送准备引脚TXRDY，EMP240T100C5芯片的第5脚接SC16C550B芯片的第35引脚即复位引脚RESET, EMP240T100C5芯片的第9、13、31、45、59、63、80、93引脚接+3.3V的数字电源，EMP240T100C5 芯片的第 10、11、32、46、60、65、79、92 脚接数字地，EMP240T100C5芯片的第12脚接图4所示CPLD时钟电路有源晶振的3脚，EMP240T100C5芯片的第17脚连接SC16C550B芯片的第29脚即接收准备引脚RXRDY，EMP240T100C5芯片的第19、21、23弓丨脚分别接SC16C550B芯片的第26、27、28脚即A2、A1、A0引脚，EMP240T100C5芯片的第25、28、29、30引脚接图3中的(b)所示CPLD模块的JTAG 口，EMP240T100C5芯片的第26、27引脚接SC16C550B芯片9、16脚即读片选1R和写片选1ff, EMP240T100C5芯片的第36、39、40、41、42、43、47、48、49、50 分别接图 9 所示 DAC900ED/A 数模转换芯片的 1、2、3、4、5、6、7、
8、9、10引脚即数据引脚，EMP240T100C5芯片的第38脚接DAC900ED/A数模转换芯片的第28脚即数模转芯片的时钟引脚，EMP240T100C5芯片的第68、69、70、71、72、73、74、75引脚接图5所示TMS320VC5509A芯片的55、54、52、51、50、48、47、46引脚即DSP的低8位地址线，EMP240T100C5 芯片的第 77、78、81、82 引脚分别接TMS320VC5509A芯片的 21、22、23、25 引脚即CE空间片选引脚，EMP240T100C5芯片的第83、84、85、86、87引脚分别接TMS320VC5509A芯片的15、16、17、19、20脚即时钟输出引脚0^0^\异步就绪引脚41?￥、异步输出使能4(?、异步写选通引脚AWE、异步读选通引脚ARE，EMP240T100C5芯片的第88、89、90、91、92、95、96,97 脚接 TMS320VC5509A 芯片的 57、58、59、61、62、63、65、66 引脚即数据引脚。
[0034]图4为CPLD的时钟模块电路，采用的是50MHz的有源晶振，其中I脚悬空，2脚接地，三脚接EPM240T100C5芯片的第12引脚，4脚接+3.3V数字电源。
[0035]图5 为 TMS320VC5509A 芯片的引脚图，TMS320VC5509A 芯片的第 85、82、81、86、84,79,80 引脚接 JTAG 口，以连接 PC 下载程序；TMS320VC5509A 芯片的第 93、94、96、97、99、91为TMS320VC5509A的外部中断，其中91脚是复位引脚；TMS320VC5509A芯片的第12、10、
9、143、142、141、6引脚是 TMS320VC5509A 的通用 I/O 接口即 GP100、GP1U GP102、GP103、GP104、GP105、GP106 ；TMS320VC5509A 芯片的第 101 脚是 XF ；TMS320VC5509A 芯片的第 3、4、2 为 TMS320VC5509A 的 USB 接口 ；TMS320VC5509A 芯片的第 105、106 是 TMS320VC5509A 内部自带 10 位 Α/D 输入引脚；TMS320VC5509A 芯片的第 18、29、41、68、78、83、95、118、132、30、53、87、110、109 为 DSP 的+1.8V 核电压输入引脚；TMS320VC5509A 芯片的第 1、7、11、33、36、37、45、60、64、73、92、100、102、113、114、115、122、138、144、103、108 引脚是 TMS320VC5509A芯片的数字地引脚；TMS320VC5509A 芯片的第 104、107、5、8、24、49、56、72、88、98、126、139引脚是TMS320VC5509A芯片的+3.3V数字电源引脚；TMS320VC5509A芯片的第137、135、136、134、131、133 引脚是 TMS320VC5509A 芯片的多通道缓冲串口 MCBSPO ；TMS320VC5509A芯片的第130、128、129、124、127、125引脚是TMS320VC5509A芯片的多通道缓冲串口MCBSPl ；TMS320VC5509A 芯片的第 123、130、121、116、119、117 引脚是 TMS320VC5509A 芯片的多通道缓冲串口 MCBSP2 ；TMS320VC5509A芯片的第89、90引脚是TMS320VC5509A的I2C接口 ；TMS320VC5509A芯片的第111、112是TMS320VC5509A芯片的实时时钟引脚；TMS320VC5509A芯片的第140、15是TMS320VC5509A芯片的时钟输出弓丨脚和定时器输出弓I脚；TMS320VC5509A芯片的第13、14为TMS320VC5509A芯片的时钟输入引脚由外部12HMz晶振电路提供；TMS320VC5509A 芯片的第 55、54、52、51、50、48、47、46、44、43、42、40、39、38引脚是TMS320VC5509A芯片的地址线，其中第55、54、52、51、50、48、47、46引脚接CPLD芯片EPM240T100C5 的第 68、69、70、71、72、73、74、75 引脚，TMS320VC5509A 芯片的第 55、54、52、51、50、48、47、46、44、43、42、40、39、38 接图 8 所示 SDRAM 芯片 HY57V641620 的 23、24、25、26、29、30、31、32、33、34、35、20、21 引脚，其中 TMS320VC5509A 芯片的 55、54、52、51、50、48、47、46、44、43、42、40、39、38为地址线，39、38引脚是存储器选择引脚，第16、17、19、20、21、22、23、25、26、27、34、28、32、35、31 是 TMS320VC5509A 芯片的控制总线引脚，其中，第 16、17、19、20 为异步接口 AOE、AWE、ARE、ARDY，分别接 CPLD 芯片 EPM240T100C5 的第 83、84、85、86 引脚，TMS320VC5509A芯片的第21、22、23、25为TMS320VC5509A的CE空间片选引脚，接CPLD芯片EPM240T100C5 的第 77、78、81、82 引脚，第 21 引脚接 SDRAM 芯片 HY57V641620 的 19 引脚，TMS320VC5509A 芯片的第 26、27 引脚为 TMS320VC5509A 的 byte 使能引脚，TMS320VC5509A芯片的第34、28、32、35、31为SDRAM片选引脚，分别接SDRAM芯片HY57V641620的34、16、17、18、38 脚；TMS320VC5509A 芯片的第 57、58、59、61、62、63、65、66、67、69、70、71、74、75、76、77引脚是TMS320VC5509A芯片的数据引脚DO-D15，其低8位引脚分别接CPLD芯片EPM240T100C5 的第 97、96、95、92、91、90、89、88 引脚和串口模块的 SC16C550B 芯片的 43、44、45、46、47、2、3、4 引脚。
[0036]图6为DSP时钟模块电路图，采用12M的晶振电路提供DSP处理模块所需的时钟信号，12M晶振两端分别接TMS320VC5509A芯片的第13、14引脚，图7为DSP复位电路，采用SP708R复位芯片，它包含一个上电复位模块、一个看门狗定时器、一个供电失败比较器以及一个手动复位输入模块。I脚接按钮开关，3、4脚接地，2脚接电源，7脚接TMS320VC5509A芯片的第91脚。
[0037]图8为HY57V561620芯片的引脚图，SDRAM芯片是Hynix公司的HY57V641620芯片，它是4Μχ 16bit外部存储器。其中HY57V641620芯片的第23、24、25、26、29、30、31、32、33、34、22、35、20、21 引脚为地址线，接 TMS320VC5509A 芯片的 54、52、51、50、48、47、46、44、43、42、35、40、39、38 引脚；HY57V641620 芯片的第 19、16、17、18、38 分别为片选引脚 CS，SDRAM写使能引脚SDWE，SDRAM列选通引脚SDCAS，SDRAM行选通引脚SDRAS以及SDRAM的存储器时钟引脚CLKMEM ;HY57V641620芯片的第1、14、27、3、9、43、49引脚为SDRAM的+3.3V数字电源输入引脚；HY57V641620芯片的第54、28、41、6、12、46、52引脚为SDRAM的数字地；HY57V641620 芯片的第 2、4、5、7、8、10、11、13、42、44、45、47、48、50、51、53 引脚接TMS320VC5509A 的数据总线引脚 57、58、59、61、62、63、65、66、67、69、70、71、74、75、76、77 引脚。
[0038]图9为DAC900E D/Α数模转换芯片电路图，其中的D/Α转换芯片采用的是1bit的高速数模转换芯片DAC900E，运放电路采用的芯片是0PA690芯片。其中DAC900E芯片第1、2、3、4、5、6、7、8、9、10 为并行数据输入引脚，接 CPLD 芯片 EPM240T100C5 的 36、39、40、41、42、43、47、48、49、50 ;DAC900E芯片的第28引脚为时钟引脚，输入时钟用CPLD分频得到，DAC900E芯片的时钟输入引脚为28脚接CPLD芯片EPM240T100C5的38脚；DAC900E芯片的第27脚接+3.3V数字电源；DAC900E芯片的第26脚接数字地；DAC900E芯片的第24脚为参考电压，这里接+5V模拟电压；DAC900E芯片的第23、20、17引脚通过104贴片电容接地；DAC900E芯片第22、21为模拟信号输出引脚，其中22引脚为正极性输出接0PA690的第3脚，DAC900E芯片21为负极性输出接0PA690的第2脚；0PA690芯片的2、3引脚为信号的输入引脚，7脚为+5V电源供电；4脚为-5V电源供电；6脚为放大后的输出信号，这里能将DAC900E输出的* IV的电压放大到* 4V ;输出的信号通过BNC接口可以连接到示波器上显
/Jn ο
[0039]图10为串口通信模块电路，其中图10中的(a)是9引脚的异步传输标准接口RS-232，用于连接发送和接收数据两端；图10中的(b)是美信(MAXM)公司为RS-232标准串口设计的单电源电平转换芯片MAX232，用于电平转换，图10中的(c)是串口通信模块的晶振电路，图10中的(d)是通用异步接收/发送器(UART)，这里使用的是SC16C550B芯片。其中RS232的第5针接数字地；第4针接MAX232的第8脚；第8针接MAX232的第7脚；第3针接MAX232的13脚；第2针接MAX232的第14脚；MAX232芯片的第1、3脚接104贴片电容;第4、5脚接104贴片电容；第13、8、14、7分别接RS232的第4、8、3、2针；第11、10、12、9脚接 SC16C550B 的第 8、7、32、38 脚；SC16C550 芯片的第 43、44、45、46、47、2、3、4 为数据引脚接 CPLD 芯片 EPM240T100C5 的 68、69、70、71、72、73、74、75 引脚?’第 19、16、35、26、27、28 分别接 CPLD 芯片 EPM240T100C5 的 5、19、21、23、26、27 引脚；第 15、16 引脚接 11.0592M 晶振的时钟电路；第 29、23、30、11 接 CPLD 芯片 EPM240T100C5 的第 3、17、15、1 引脚；第 18、20、17,24引脚接+3.3V数字电源；第10、9接数字地。
[0040]图11为电源模块，图11中的(a)是系统电源模块，主要给整个系统提供电压，其中主要分+3.3V数字电源采用SPXl 117-3.3V转换芯片、+1.8V数字电源采用SPXl 117-1.8V转换芯片、+3.3V模拟电源采用SPXl 117-3.3V转换芯片、+5V模拟电压；图11中的(b)是给放大器提供参考电压的电源模块，由两块电压反转芯片TPS60403转换的-5V模拟电压；其中，电源的数字地和模拟地采用磁珠一点接地的方式相连。
[0041]以上实施例仅为说明本实用新型的技术思想，不能为此限定本实用新型的保护范围，凡是按照本实用新型提出的技术思想，在技术方案基础上所做的任何改动，均落入本实用新型保护范围之内。
【权利要求】
1.一种基于DSP的高阶调制信号发生器，其特征在于，包括DSP处理模块、时钟模块、SDRAM模块、CPLD模块、D/Α转换模块和输出模块； 其中，时钟模块、CPLD模块、SDRAM模块分别与DSP处理模块连接，CPLD模块与时钟模块连接，SDRAM模块、CPLD模块、D/Α转换模块、输出模块依次顺序连接。
2.根据权利要求1所述的一种基于DSP的高阶调制信号发生器，其特征在于，还包括串口通信模块和上位机，其中上位机通过串口通信模块与DSP处理模块连接，串口通信模块与时钟模块连接。
3.根据权利要求1或2所述的一种基于DSP的高阶调制信号发生器，其特征在于，所述时钟模块包括有源晶振、第一晶振和第二晶振；其中有源晶振与CPLD模块连接，第一晶振与DSP处理模块连接，第二晶振与串口通信模块连接。
4.根据权利要求3所述的一种基于DSP的高阶调制信号发生器，其特征在于，所述有源晶振为50MHz的有源晶振，第一晶振和第_■晶振均为12MHz的晶振。
5.根据权利要求1所述的一种基于DSP的高阶调制信号发生器，其特征在于，所述D/A转换模块包括D/Α数模转换芯片、放大电路、电压反转电路；其中D/Α数模转换芯片输出接放大电路，电压反转电路为放大电路提供参考电压。
6.根据权利要求5所述的一种基于DSP的高阶调制信号发生器，其特征在于，所述D/A数模转换芯片的型号为DAC900E，放大电路采用型号为0PA690的运放芯片，电压反转电路采用型号为TPS60403的芯片。
7.根据权利要求2所述的一种基于DSP的高阶调制信号发生器，其特征在于，所述串口通信模块包括异步传输标准接口 RS-232、MAX232单电源电平转换芯片和TL16C550异步通信芯片，异步传输标准接口 RS-232通过MAX232单电源电平转换芯片接入TL16C550异步通信芯片。
8.根据权利要求1所述的一种基于DSP的高阶调制信号发生器，其特征在于，所述CPLD模块采用Altera公司的EMP240T100C5芯片，DSP处理模块采用TI公司的TMS320VC5509 芯片，SDRAM 模块采用 HY57V561620 芯片。
9.根据权利要求2所述的一种基于DSP的高阶调制信号发生器，其特征在于，所述上位机为PC机。
【文档编号】G01R1/28GK203949948SQ201420323869
【公开日】2014年11月19日 申请日期:2014年6月17日 优先权日:2014年6月17日
【发明者】郭业才, 吴彬彬, 吴华鹏, 毕丞 申请人:南京信息工程大学