一种针对反熔丝FPGA的微探针实时动态测试电路的制作方法

本发明属于集成电路领域，涉及一种针对反熔丝FPGA的微探针实时动态测试电路，特别的是通过这种结构形式，可以使反熔丝FPGA的测试方式更加灵活多变，大大提高芯片的测试效率与可测性，该微探针设计应该具有很高的覆盖性，可以侦测任意电路节点。

背景技术：

FPGA即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA芯片内部有着丰富的布线资源，布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。

传统上，FPGA的应用在很大程度上受到通信市场主导，但随着工业智能化、汽车电子化以及物联网的发展，对具备灵活可编程特性的FPGA需求大增。但普通的FPGA不能承受高能量粒子的撞击，无法应对军工，甚至是航空航天的严格环境。

反熔丝型FPGA以其低功耗、非易失性、抗辐射性、百分百可测性等优点，在航空航天、卫星系统等高可靠领域，受到了越来越广泛的应用。目前，国内在这一领域仍处以初创阶段，对反熔丝型系列FPGA的研究已刻不容缓。然而，集成电路在设计和生产的过程中，芯片的测试是不可缺少的一个环节，其目的就是要预先发现并且定位集成电路中的设计缺陷。不同于印刷板电路可以直接 通过万用表、示波器等测试仪器很容易地对电路中电阻电容等参数进行测量评估，集成电路的测试很难直接对芯片内部电路的工作状态进行侦测，一般都是通过输入输出引脚的行为来推测验证芯片的工作情况。随着集成电路的飞速发展，芯片的集成度日益提高，电路设计的复杂程度不断提升，对集成电路的测试要求也越来越高，早先对芯片直接测试的方法已不能满足大规模集成电路的测试需求，因而必须在集成电路的设计和生产过程中引入可测性设计。

技术实现要素：

本发明提供一种全新的测试方法，以解决或改善上述一个或多个问题。

本发明鉴于上述情况，设计出一种针对反熔丝FPGA的微探针实时动态测试电路，不仅辅助了芯片的数字功能实现，而且有效地保证了芯片的生产良率。借用模拟设计的思想提出了一个实时动态测试设计方案，使用户在反熔丝FPGA编程结束后的应用阶段实现对芯片内部任意电路节点的侦测，从而判断芯片的功能是否正确。这种动态测试电路结构对芯片资源的占有率很小，并且涉及很少的数字化电路模块，通过借用模拟设计的思想充分简化电路结构、优化电路性能，使其可以正常并且高效地工作。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的动态测试电路系统阵列框图

图2为本发明的动态测试电路原理图

图3依据本发明原则的第一个实例原理图

图4依据本发明原则的第二个实例原理图

图5依据本发明原则的第三个实例原理图

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明的动态测试电路系统阵列框图。在反熔丝FPGA的逻辑阵列中，每一个逻辑模块LB的输出端都带有一个侦测电路结构，用于侦测逻辑模块的输出信号，在图中用黑色正方形图案表示。由于反熔丝FPGA具有很高的集成度，每一个逻辑模块相当于一颗小细粒，相应地，侦测电路结构也可以看作一根微细的探针，因而，我们把这种侦测电路结构叫做“微探针”电路。除了逻辑模块的输出端带有“微探针”结构，IO模块的输出信号也可以用“微探针”电路进行侦测，以便验证IO模块的功能是否正确。我们可以在反熔丝FPGA的动态测试设计的体系结构中，设置两个测试信号输出电路模块，一个叫做PRA模块，一个叫做PRB模块，分别与芯片的两个特殊引脚PRA、PRB相连，通过这两个特殊引脚来侦测芯片内部电路任意模块的输出信号。相应地，“微探针”电路侦测到的输出信号也可以通过两种路径传送到动态测试设计的输出模块中去。这样设计的好处是可以给用户提供三个可选的动态测试方案，第一种是只用PRA 引脚对内部电路模块进行侦测，第二种是只用PRB引脚对内部电路模块进行侦测，第三种是同时启用PRA、PRB引脚对内部电路模块进行侦测。第三种方案可以提高芯片的测试效率。反熔丝FPGA在进行动态测试时，同一时间最多只能对两个电路节点进行侦测，因而需要对期望检测的内部电路模块进行寻址定位。

图2为本发明的动态测试电路原理图。由四个MOS管m1、m2、m3和m4组成。m1的栅极与逻辑模块的输出端相连，用于侦测逻辑模块的输出信号。若逻辑模块的输出信号为高电平，则m1被打开，低电平会被传送到“微探针”的输出端；若逻辑模块的输出信号为低电平，则m1被关断，“微探针”电路的输出信号为高阻态，具体的侦测信号结果由动态测试电路的其它部分决定。m2的栅极由数据寄存器a链2控制，用作行选信号。当数据寄存器a链2的输出信号为高电平时，m2被打开，说明选择输出这一行的侦测信号；当数据寄存器a链2的输出信号为低电平时，m2被关断，说明不用选择输出这一行的侦测信号。同样地，m4的栅极由数据寄存器a链1控制，用作列选信号。当数据寄存器a链1的输出信号为高电平时，m4被打开，说明选择输出这一列的侦测信号；当数据寄存器a链1的输出信号为低电平时，m4被关断，说明不用选择输出这一列的侦测信号。当需要侦测特定的逻辑模块的输出信号时，通过数据寄存器a链1和a链2选择输出相应的行与列的侦测信号，即可完成对待侦测模块的定位。m3的作用是将微探针电路输出路径上多余的电荷给泄放掉。一般地，每完成一次信号的侦测，“微探针”电路输出线上可能会残留一些多余的电荷，为了不影响下一个信号的侦测结果，需要预先开启MOS管m3，将多余的电荷给泄放掉。m3的栅极控制信号ctrl可以通过反熔丝FPGA的控制电路模块来提供。每一个“微探针”电路的输出端最后都与动态测试电路的输出模块相连。

图3为依据本发明原则的第一个实例原理图。由于逻辑模块LB1、LB2和LB3

图3为依据本发明原则的第一个实例原理图。由于逻辑模块LB1、LB2和LB3在芯片中位于不同的列，LB1输出端的侦测信号通过“微探针”电路结构传送到第1列的输出线上，LB2输出端的侦测信号通过“微探针”电路结构传送到第2列的输出线上，LB3输出端的侦测信号通过“微探针”电路结构传送到第3列的输出线上。又因为逻辑模块LB1、LB2和LB3在芯片中位于相同的行，用于侦测它们输出信号的“微探针”电路的行选开关只需要通过一个数据寄存器a链2控制即可。当数据寄存器a链2把“微探针”电路的行选开关打开后，LB1、LB2和LB3输出端的侦测信号才能传送到下一级电路结构中。数据寄存器a链1用于选择不同列的侦测信号，总共有三个数据寄存器a链1，它们的输出信号sel1、sel2、sel3分别用于控制选择第1列、第2列、第3列的侦测信号。若我们需要侦测第1列的输出信号，则通过控制第1列中的数据寄存器a链1，使得sel1信号为高电平，相应的测试路径就会被打开，侦测信号就会被传送到“微探针”电路的输出端。不同列的侦测信号的输出端连接在一根公共线上，控制相应列的数据寄存器a链1就可以选择这一列的侦测信号作为输出信号。另外，所有列中充当泄放电路结构的MOS管的栅极控制信号都来源于同一个控制信号ctrl，当ctrl为高电平时，可以很方便地把所有列中多余的电荷给泄放掉，从而为下一次信号的侦测做好准备。

图4为依据本发明原则的第二个实例原理图。逻辑模块LB输出信号为高电平，通过数据寄存器a链1和a链2打开相应的通路晶体管，“微探针”电路得到的侦测信号SENSE被N管m1拉到低电平。此时，动态测试电路已经开始对芯片内部逻辑节点进行侦测，使能控制信号EN为高电平。使能控制信号EN经过两级反相器后仍为高电平，而经过“微探针”电路传输过来的SENSE信号为低电平，因而在输出级电路模块第二级反相器的输出节点就会发生高电平和低 试电路的输出结果与逻辑模块的输出信号一致，在解决侦测信号SENSE和使能信号EN的电平驱动冲突问题时，需要使SENSE信号仍然保持低电平，不被使能信号EN所影响而发生改变，这样SENSE信号在经过三级反相器后，测试电路的输出结果就会为高电平。由于数据寄存器a链1和a链2的控制作用，m2和m4一直处于导通的状态，“微探针”电路中的N管m1对SENSE信号有一个下拉作用，而反馈电路结构中P管m10由于高电平使能控制信号EN经过三级反相器作用在其栅极上，所以m10对SENSE信号也有一个下拉作用。虽然输出电路中第二级反相器中的P管m5对SENSE信号有一个上拉作用，但由于m1和m10的宽长比要大于m5的宽长比，因而m1和m10的整体下拉能力要大于m5的上拉能力，输出级电路第二级反相器输出节点的电平则会被拉到低电平状态，不受高电平使能控制信号EN的影响，从而测试电路最后的输出结果为高电平，保证了测试电路的输出结果与逻辑模块的输出信号一致。

图5为依据本发明原则的第三个实例原理图。四个逻辑模块LB1、LB2、LB3和LB4的输出信号分别用不同周期的方波信号表示，以示区别。row_ctrl1为第一行逻辑模块LB1和LB2的行选择信号，row_ctrl2为第二行逻辑模块LB3和LB4的行选择信号。col_ctrl1为第一列逻辑模块LB1和LB3的列选择信号，col_ctrl2为第二列逻辑模块LB2和LB4的列选择信号。通过这四个行列选择信号的控制，就可以定位待侦测的逻辑模块的输出信号。ctrl信号在仿真时为0V的低电平，用于泄放多余电荷的晶体管处于关断状态。使能控制信号EN为5V的高电平，表示测试电路正在对芯片内部逻辑节点进行侦测。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其 中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。