阵列列积分器的制作方法

相关申请

本申请要求以前提交的2010年6月30日提交的美国临时专利申请系列号61/360,493、2010年7月1日提交的美国临时申请系列号61/360,495、2010年7月3日提交的美国临时申请系列号61/361,403和2010年7月17日提交的美国临时申请系列号61/365,327的优先权权益。它们所有的公开内容通过引用整体并入本文。

背景技术：

电子装置和组件已经在化学和生物学(更一般地，“生命科学”)中得到众多应用，特别是用于检测和测量不同的化学和生物反应，以及鉴别、检测和测量不同的化合物。一种这样的电子装置被称作离子敏感的场效应晶体管，在相关文献中经常表示为“ISFET”(或pHFET)。ISFET常规地主要在科学和研究团体中采用，用于便利溶液的氢离子浓度(通常表示为“pH”)的测量。

更具体地，ISFET是一种阻抗转化装置，其以类似于金属氧化物半导体场效应晶体管(MOSFET)的方式运行，且为选择性地测量溶液中的离子活性而特别构建(例如，溶液中的氢离子是“分析物”)。在“Thirty years of ISFETOLOGY:what happened in the past 30years and what may happen in the next 30years,”P.Bergveld,Sens.Actuators,88(2003),第1-20页(“Bergveld”)中给出了ISFET的详细运行理论，所述出版物通过引用整体并入本文。

使用常规互补金属氧化物半导体(CMOS)方法来制造ISFET的细节，可以参见：Rothberg,等人,美国专利公开号2010/0301398,Rothberg,等人,美国专利公开号2010/0282617,和Rothberg等人,美国专利公开2009/0026082；这些专利公开统称为“Rothberg”，并且都通过引用整体并入本文。除了CMOS以外，可以使用两极的和CMOS(biCMOS)加工，诸如包括p-通道MOS FET阵列的方法，所述阵列具有在外围上的两极结构。可替换地，可以采用其它技术，其中敏感元件可以用三端装置来制作，其中感知的离子会导致信号的形成，所述信号控制3个线端之一；这样的技术还可以包括，例如，砷化镓(GaAs)和碳纳米管技术。

以CMOS为例，P-型ISFET制造是基于p-型硅衬底，其中n-型孔形成晶体管的“主体”。在n-型孔内形成高度掺杂的p-型(p+)源(S)和排出装置(D)区域。在n-型孔内还可以形成高度掺杂的n-型(n+)区域B，以提供与n-型孔的传导体(或“块”)连接。氧化物层可以安置在源、排出装置和主体接头区上面，穿过它们制作开口，以提供与这些区域的电连接(通过电导体)。在源和排出装置之间，在n-型孔区域上面的位置，可以在氧化物层上面形成多晶硅栅。因为它安置在多晶硅栅和晶体管主体(即，n-型孔)之间，所述氧化物层经常被称作“栅氧化物”。

类似于MOSFET，ISFET的运行是基于由金属氧化物半导体(MOS)电容造成的电荷浓度(和因而通道电导)的调节，所述电容由多晶硅栅、栅氧化物和在源和排出装置之间的孔(例如，n-型孔)区域组成。当在栅和源区域之间施加负电压时，通过剥夺该区域的电子，在该区域和栅氧化物的界面处建立通道。就n-孔而言，所述通道是p-通道。在n-孔的情况下，所述p-通道在源和排出装置之间延伸，且当栅-源负电势足以从源吸收孔进入通道时，传导电流穿过p-通道。通道开始传导电流时的栅-源电势称作晶体管的阈值电压VTH(当VGS具有大于阈值电压VTH的绝对值时，晶体管传导)。源因此得名，因为它是流过通道的电荷载体(p-通道的孔)的源；类似地，排出装置是电荷载体离开通道的地方。

如Rothberg所述，可以制造具有浮动栅结构的ISFET，所述浮动栅结构如下形成：将多晶硅栅联接到多个金属层上，所述金属层安置在一个或多个额外的氧化物层内，所述氧化物层安置在栅氧化物的上面。浮动栅结构由此得名，因为它与其它的ISFET相关导体在电学上分离；也就是说，它夹在栅氧化物和钝化层之间，所述钝化层安置在浮动栅的金属层(例如，顶金属层)的上面。

如Rothberg进一步所述，ISFET钝化层构成离子敏感的膜，其产生装置的离子灵敏度。与钝化层(尤其可以位于浮动栅结构上面的敏感区域)相接触的分析物溶液(即，含有目标分析物(包括离子)的溶液，或被测试目标分析物存在的溶液)中的分析物(诸如离子)的存在，会改变ISFET的电特征，从而调节流过ISFET的源和排出装置之间的通道的电流。钝化层可以包含多种不同材料中的任一种，以促进对特定离子的灵敏度；例如，包含氮化硅或氮氧化硅以及金属氧化物(诸如硅、铝或钽的氧化物)的钝化层通常会提供对分析物溶液中氢离子浓度(pH)的灵敏度，而包含聚氯乙烯(含有缬氨霉素)的钝化层会提供对分析物溶液中钾离子浓度的灵敏度。适用于钝化层且对其它离子(诸如钠、银、铁、溴、碘、钙和硝酸盐)敏感的物质是已知的，且钝化层可以包含多种材料(例如，金属氧化物、金属氮化物和金属氮氧化物)。关于在分析物溶液/钝化层界面处的化学反应，用于ISFET的钝化层的特定材料的表面可以包括这样的化学基团：其可以为分析物溶液捐献质子，或接受来自分析物溶液的质子，在任意给定的时间在分析物溶液界面处的钝化层的表面上剩下带负电荷的、带正电荷的和中性的位点。

关于离子灵敏度，通常称作“表面电势”的电势差出现在钝化层和分析物溶液的固/液界面处，随敏感区域中的离子浓度而变化，这是由于化学反应(例如，通常包含在敏感区域附近的分析物溶液中的离子对氧化物表面基团的解离)。该表面电势又影响ISFET的阈值电压；因而，ISFET的阈值电压随着在敏感区域附近的分析物溶液中的离子浓度的变化而变化。如Rothberg所述，由于ISFET的阈值电压VTH对离子浓度敏感，源电压VS提供与在ISFET的敏感区域附近的分析物溶液中的离子浓度直接有关的信号。

化学敏感的FET(“chemFET”)的阵列或更具体地ISFET，可以用于监测反应——包括例如核酸(例如，DNA)测序反应，这基于监测在反应过程中存在的、产生的或使用的分析物。更通常地，包括chemFET的大阵列在内的阵列可以用于检测和测量在众多化学和/或生物学过程(例如，生物学或化学反应、细胞或组织培养或监测、神经活性、核酸测序等)中的多种分析物(例如，氢离子、其它离子、非离子型分子或化合物等)的静态和/或动态量或浓度，其中基于这样的分析物测量可以得到有价值的信息。这样的chemFET阵列可以用于检测分析物的方法中和/或通过在chemFET表面处的电荷的变化而监测生物学或化学过程的方法中。chemFET(或ISFET)阵列的这种用途包括：检测溶液中的分析物，和/或检测在chemFET表面(例如ISFET钝化层)上结合的电荷的变化。

关于ISFET阵列制造的研究记载在下述出版物中：“A large transistor-based sensor array chip for direct extracellular imaging,”M.J.Milgrew,M.O.Riehle,and D.R.S.Cumming,Sensors and Actuators,B:Chemical,111-112,(2005),第347-353页,和“The development of scalable sensor arrays using standard CMOS technology,”M.J.Milgrew,P.A.Hammond,和D.R.S.Cumming,Sensors andActuators,B:Chemical，103,(2004),第37-42页，所述出版物通过引用并入本文，且在下文中共同称作“Milgrew等人”。在Rothberg中，含有关于制造和使用ChemFET或ISFET阵列的描述，所述阵列用于化学检测，包括与DNA测序有关的离子的检测。更具体地，Rothberg描述了使用chemFET阵列(特别是ISFET)来对核酸测序，其包括：将已知的核苷酸掺入反应室中的多个相同核酸中，所述反应室与chemFET接触或电容式联接，其中所述核酸与反应室中的单个珠子结合，并检测在chemFET处的信号，其中信号的检测指示一个或多个氢离子的释放，所述氢离子源自已知的三磷酸核苷酸向合成的核酸中的掺入。

但是，传统上，通过测量在ISFET的输出处的瞬时电压，测量分析物溶液中的离子浓度。在许多情况下，由瞬时电压提供的信噪比可能不象希望的那样高。此外，利用ISFET传感器阵列设计的缩放，将更多的ISFET传感器填塞在芯片上。因而，本领域需要提供比瞬时电压测量更好的SNR，以及需要在芯片上的(on-chip)数据压缩。

附图说明

图1解释了根据本发明的一个实施方案的1T离子敏感的像素。

图2解释了根据本发明的一个实施方案的1T像素的横断面。

图3显示了根据本发明的一个实施方案的具有列读出开关的像素阵列的示意图。

图4显示了根据本发明的一个实施方案的1T像素的源极跟随器构型。

图5A显示了根据本发明的一个实施方案的1T公共源离子敏感的像素。

图5B显示了根据本发明的一个实施方案的公共源读出构型中的像素。

图5C显示了根据本发明的一个实施方案的公共源等效电路。

图6显示了根据本发明的一个实施方案的具有列读出开关的像素阵列的示意图。

图7A显示了根据本发明的一个实施方案的1T公共源像素的横断面。

图7B显示了根据本发明的一个实施方案的1T公共源像素的横断面。

图8显示了根据本发明的一个实施方案的具有共源共栅行选装置的公共源像素。

图9显示了根据本发明的一个实施方案的具有共源共栅列电路的单晶体管像素阵列。

图10A和10B显示了根据本发明的一个实施方案的单晶体管像素阵列。

图11显示了根据本发明的一个实施方案的双晶体管(2T)像素。

图12A至12H解释了根据本发明的实施方案的2T像素构型。

图13A至13D解释了根据本发明的实施方案的公共源2T信元构型(cell configuration)。

图14A显示了根据本发明的一个实施方案的2T像素阵列。

图14B和14C显示了根据本发明的一个实施方案的2X22T像素阵列的布局。

图15显示了根据本发明的一个实施方案的电容性电荷泵。

图16显示了根据本发明的一个实施方案的电荷泵。

图17显示了根据本发明的一个实施方案的电荷泵。

图18显示了根据本发明的一个实施方案的电荷泵。

图19显示了根据本发明的一个实施方案的基础IS堆积像素。

图20A-Q显示了根据本发明的一个实施方案的基础电荷堆积的表面电势图。

图21和22显示了根据本发明的一个实施方案的具有2个晶体管的IS堆积像素。

图23显示了根据本发明的一个实施方案，图22的像素的表面电势图。

图24显示了根据本发明的一个实施方案，具有2个晶体管和4个电极的IS堆积像素。

图25显示了根据本发明的一个实施方案，图24的像素的表面电势图。

图26显示了根据本发明的一个实施方案，具有1个晶体管和3个电极的IS堆积像素。

图27显示了根据本发明的一个实施方案的三晶体管(3T)自动像素传感器。

图28显示了3T自动像素传感器的一个替代实施方案。

图29显示了根据本发明的一个实施方案，具有采样保持电路的3T自动像素传感器。

图30显示了根据本发明的一个实施方案，具有关联的双重采样电路的3T自动像素传感器。

图31显示了根据本发明的一个实施方案的2.5T自动像素传感器阵列。

图32显示了根据本发明的一个实施方案的1.75T自动像素传感器阵列。

图33解释了根据本发明的一个实施方案的化学检测电路的框图。

图34解释了根据本发明另一个实施方案的另一个化学检测电路的框图。

图35解释了根据本发明另一个实施方案的另一个化学检测电路的框图。

图36解释了根据本发明的一个实施方案，用于产生化学检测电路输出的方法。

图37解释了根据本发明的一个实施方案的化学检测电路的框图。

图38A解释了根据本发明的一个实施方案的化学检测电路的组件的框图。

图38B解释了根据本发明的一个实施方案，不同象限板中的转移方向(shift direction)。

图39解释了根据本发明的一个实施方案的化学检测电路的通道的框图。

图40解释了根据本发明的一个实施方案的化学检测电路的信号线的拌和(swizzle)构型。

图41解释了从根据本发明的一个实施方案的化学检测电路输出数据的方法。

图42解释了根据本发明的一个实施方案的化学检测的系统体系结构。

图43解释了根据本发明的一个实施方案的化学检测电路的模拟读出板。

图44解释了根据本发明的一个实施方案的化学检测电路的数字读出板。

图45解释了根据本发明的一个实施方案的化学检测电路的模拟前端和噪音计算的框图

图46解释了根据本发明的一个实施方案的化学检测电路的带宽利用的框图。

图47解释了根据本发明的一个实施方案的时钟分布的框图。

图48解释了根据本发明的一个实施方案的动力分布的框图。

图49解释了根据本发明的一个实施方案的模拟读出板的数模转换(DAC)的框图。

图50解释了根据本发明的一个实施方案的现场可编程门阵列(FPGA)构型的框图。

图51解释了根据本发明的一个实施方案的FPGA动力监测的框图。

图52解释了根据本发明的一个实施方案的数字化学检测电路。

图53解释了根据本发明的一个实施方案，图52的数字化学检测电路的更详细框图。

图54解释了根据本发明的一个实施方案的串化器电路。

图55解释了根据本发明的一个实施方案，图54的串化器的更详细框图。

图56解释了根据本发明的一个实施方案的数字化学检测电路的框图。

图57解释了根据本发明的一个实施方案的另一个数字化学检测电路的框图。

图58解释了根据本发明的一个实施方案的另一个数字化学检测电路的框图。

具体实施方式

单晶体管像素阵列

可以使用浮动栅(FG)晶体管检测在栅电极紧邻处的离子。所述晶体管可以与其它晶体管一起构造，以形成可以放入可寻址读出阵列中的像素。在最简单的形式中，单独地使用辅助晶体管分离和选择浮动栅晶体管，用于在阵列中的读出。所述浮动栅晶体管可以是化学敏感的晶体管，更具体地，是化学敏感的场效应晶体管(ChemFET)。用使用标准的互补金属氧化物半导体(CMOS)工艺制造的含有自对齐的源和排出装置植入物的金属氧化物半导体场效应晶体管(MOSFET)，可以设计所述ChemFET。所述ChemFET可以是离子敏感的FET(ISFET)，且可以是PMOS或NMOS装置。

可以使用浮动栅(FG)晶体管检测在栅电极紧邻处的离子。所述晶体管可以与其它晶体管一起构造，以形成可以放入可寻址读出阵列中的像素。在最简单的形式中，单独地使用辅助晶体管分离和选择浮动栅晶体管，用于在阵列中的读出。所述浮动栅晶体管可以是化学敏感的晶体管，更具体地，是化学敏感的场效应晶体管(ChemFET)。用使用标准的互补金属氧化物半导体(CMOS)工艺制造的含有自对齐的源和排出装置植入物的金属氧化物半导体场效应晶体管(MOSFET)，可以设计所述ChemFET。所述ChemFET可以是离子敏感的FET(ISFET)，且可以是PMOS或NMOS装置。

为了使像素大小减小至最小尺寸和最简单的运行形式，可以消除辅助晶体管，以形成使用单个晶体管的离子敏感的场效应晶体管(ISFET)。该单晶体管(或1T)像素可以如下提供增益：将排出装置电流转化成列中的电压。在所述晶体管的线端之间的寄生重叠电容会限制增益。电容比也会提供一致的像素-至-像素增益匹配和相对恒定的电流运行，这证明了行选线(row selection line)的应用，所述行选线可以汇集必要的电流，而不造成不可接受的变动。它的衍生物允许通过在读出过程中实现的共源共栅晶体管来增加可编程的增益。可以建立可构建的像素，以实现公共源读出以及源极跟随器读出。

图1解释了根据本发明的一个实施方案的1T离子敏感的像素。如图所示，像素100可以具有一个且仅一个晶体管101、一个且仅一个行线R和一个且仅一个列线C。在该实施方案中，晶体管101显示为在p-型外延衬底中的n-通道MOSFET(NMOS)晶体管，其可使用标准的CMOS工艺得到。应当理解，NMOS仅仅用作本发明的一个实例，所述晶体管101也可以是PMOS。NMOS或PMOS作为优选装置的选择，取决于所述装置在给定的工艺中不需要顶侧大块接触。通常，当使用具有P-外延层(称作外延片)的P+晶片时，NMOS是优选的，因为在下面的P+衬底会将主体偏置在像素阵列上，无需在每个像素位置进行大块接触。因此，总体大块接触是用于与1T像素一起使用的有吸引力的组合，其中需要小像素间距。晶体管101的浮动栅G可以含有捕集的电荷，它们可以适当地释放，使得当所有其它线端也偏压衬底电势时，所述电极处于与衬底大致相同的电势。所述行线R可以与晶体管101的排出装置D电容式联接，且所述列线可以与晶体管101的源S联接。通向排出装置重叠电容Cgd的栅可以形成在栅G和排出装置D之间。所述像素100可从行线R寻址，所述行线R供给列电流(即，晶体管101的排出装置-至-源电流)并增强在浮动栅处的电势。

在单晶体管像素阵列(诸如图3所示的那个)中，通过增强特定行的FG结，可以促进行选。在一个实施方案中，像素的读出是赢者通吃(赢者通吃)电路，其将在下面描述。

图2解释了根据本发明的一个实施方案的1T像素的横断面。通过在p-型半导体内安装使用n-型植入物形成的排出装置D和源S，可以使用n-通道FET装置形成在1T像素中的晶体管。如图所示，所述晶体管可以具有浮动栅G、排出装置D和源S。所述源S可以与列线C联接，所述排出装置D可以与行线R联接。轻度掺杂的排出装置(LDD)区域可以建立通向排出装置重叠电容Cgd的门和/或通向源重叠电容Cgs的门。

在一个实施方案中，1T离子像素100可以通过将行选线R引导至浮动栅G来工作，与此同时，为列线偏压提供电流源。在最简单的形式中，无需添加任何额外的电容器，即可发生该引导。通向排出装置重叠电容Cgd的门(如图1和2所示)可以天然地形成必要的电容耦合。如果需要的话，为了增加电容耦合，行选金属线可以形成通向浮动金属电极的额外金属电容器，或者可以用离子注入制备更重要的源和排出装置延伸。

图3显示了根据本发明的一个实施方案的具有列读出开关的像素阵列的示意图。为了例证目的，显示了阵列300的4个1T像素301、302、303和304，它们排列成2行和2列，尽管阵列300可以扩展至任意大小的1T像素的阵列。所述1T像素可以与图1所示的1T像素类似。像素301和302的排出装置与行线R0联接，像素301和302的源分别与列线C0和C1联接。像素303和304的排出装置与行线R1联接，像素303和304的源分别与列线C0和C1联接。可以给所述像素阵列加载电流源，但是最简单的实现使用仅单个开关，所述开关将列线预充电至低电势，诸如衬底电势。列读出开关305与列线C0联接，列读出开关306与列线C1联接。列读出开关305包括开关Sa、开关Sb、电流源I源和电容器Cw。所述开关Sa用于预充电列线，并在样品之间快速地初始化列线。所述开关Sb用于取样，并保留在列线上读出的模拟值。在某些情况下，如果通过模数转换器将像素转换成数字，并同时将像素保持在偏压下，则不需要取样电容器和开关Sb。所述开关Sa用于使列线C0接地。在列线开关Sb开启以后，样品保持在电容器中，在列线上的最终值(随着电容器取样)将几乎完全取决于活动行，因为电路根据“赢者通吃”模式工作(即，得到的电压代表与读出电路联接的ISFET的最大电压)。列读出电路306类似地工作。

该像素的运行依赖于下述事实：与源极跟随器的供给电压或读数范围相比，任何给定的像素的信号范围较小。例如，有用的信号范围可以是仅100mV，且供给电压可以是3.3V。当选择一行时，R线被驱动至活动的高电压VH，而所有其它行线保持在活动的低电压VL。选择电压VL，使其大致等于任何给定像素读出期间在列线C上的标称电压。在该实施例中，因为信号范围较小，已知该电压是在100mV内。因此，通向所有不活动像素的源电压的排出装置总是保持在小值。如果通向不活动像素的源电压的门接近装置阈值，这点是唯一关键性的。就驱动至VH的行而言，该行的FG电压显著高于其它行，因为当行线向VH转换时发生引导。在列线开关Sb开启以后，在列线上的最终值将几乎完全取决于活动行，因为电路根据赢者通吃模式工作。

存在来自其它行的2个电流源，它们可以扭曲信号值(一个添加电流，一个取走电流)，且必须存在足够的引导可用于成功地读出像素，而没有来自生成这些源的其它行的显著相互作用。如下进行确定需要多少引导的分析。在对像素取样的时间之前，所述装置已经进入运行的亚阈区域，后者具有例如大约100mV/十倍程的跨导斜率。这意味着，门极电压每变化100mV，电流变化10倍。为了有效地读出单个像素，设定标准，使得在列线上的99％的电流可归因于活动行，且仅1％可归因于不活动行(畸变电流)。从这里可以确定多室引导是必需的。利用像素阵列中的仅2行，根据亚阈斜率，需要200mV的浮动门极电压差。由于还需要补偿约100mV的信号范围，总需求是约300mV。如果存在10行，来自不活动行的贡献可以多10倍。因此，需要额外的100mV。如果增加阵列至100行，需要另外100mV。如果增加阵列至10ⁿ行，则需要300+100*n mV。作为一个实例，10000(10⁴)行像素阵列仅需要共700mV(300+100*4)的导。该量的引导可以从栅和排出装置的重叠电容实现。如果需要更多的电容，可以在掩模设计中促进额外的耦合。上述分析仅仅适用于促成读出电流的像素。

像素还可以从列线取走电流，并通过去活化的行线汇集所述电流。由于去活化的行线大约设定在列线水平，该电流取走将是最小的，但是它必须仍然定量和控制。为了实现该目的，应当允许在列线上的最终电流减少超过特定水平。这如下确保：给所述列加载小电流吸收器诸如luA。就1的W/L(宽度与长度)比而言，偏置在它的阈值处的晶体管将具有约0.1uA的饱和电流。通向源电压的门每减少100mV，该电流下降10倍。如果需要小于1％的电流贡献，不活动像素的VGS需要保持在阈值电压以下100+100*n mV，其中10ⁿ是该行中的像素的数目。因而，就10000行像素阵列而言，VGS需要保持在阈值以下500mV。典型的3.3V NMOS晶体管具有600mV的VT。因此，VGS应当小于不活动像素的100mV。假定当行(R)和列(C)线处于0V时FG具有0V的标称电压，该条件得到满足，即使随着R和C与FG联接。如果FG具有比0V更大的标称电压(例如，由于捕集的电荷)，需要更多的引导才能造成列线达到在FG的100mV内的水平。只要标称FG电压足够低，用于使畸变电流最小化的第二标准就不是限制因素。最后，需要足够的引导来在列线上产生与流出电流匹配的电流，使得所述像素可以在列线上产生可测量的电压。如果VG名义上是0v，则需要700mV用于引导。因此，就具有大至600mV的VT的NMOS而言，所需的引导的量仅仅由VT限制。为了读出具有余裕的像素，引导的良好靶标是1V。这会留下300mV的变动范围。实现引导的1V，在3.3V供给内是实用的。

来自列读出的所有电流通过行线进行分布。如果列电流也是显著的，这会造成行线电压的显著下降。电压下降会影响引导水平，但是对源极跟随器的读出无害，因为排出装置电压的变动仅具有次级效应。由于用多个样品读出像素，取消偏离，使得所述下降不会影响像素的灵敏度。

应当指出，相同的设计可以用于源极跟随器读出和公共源读出，只要不对任一种读出进行优化。仅在列电路中做出必要的调节。这会产生灵活的读出体系结构，且可以根据必需的信号范围使用任一种读出方法。如果信号需要高增益，应当使用公共源模式。否则，可以使用源极跟随器模式。

图4显示了根据本发明的一个实施方案的1T像素的源极跟随器构型。所述源极跟随器模式具有缓冲的读出且运行在电压模式，并且具有小于1的增益。如图所示，单个晶体管401可以与输入电压Vi(在它的栅G处)联接和与固定电压(在它的排出装置D处)联接。晶体管401的源S可以经由电流源I源接地。输出电压Vo可以取自晶体管401的源。耦合电容Cc可以存在于晶体管401的输入和栅之间，寄生电容器Cgd可以存在于晶体管401的栅G和排出装置D之间，且寄生电容器Cgs可以存在于晶体管401的栅和源S之间。

关于源极跟随器读出的增益，给出下述分析。参考图4，电路的增益(G)可以定义为Vo/Vi。使用参照像素，可以清扫该系统的电极以测量增益，使得Vo/Vi＝G。使用参数G的测量值(在该实施例中，它是0.65)，可以确定Cc与Cgd之比。如以后将讨论的，该比率将决定公共源模式中的增益。源极跟随器的输入电容是Ci＝Cgd+Cgs(1-Asf)，其中Asf是源极跟随器的增益。由于体效应，Asf是大约0.85。与FET上的输入电压有关的电容式分压器是Cc/(Ci+Cc)，且因此Cc/(Ci+Cc)＝G/Asf。由于Cgs比Cgd大约3-5倍且Asf是约0.85，Ci是大约2Cgd。因此，Cc＝2Cgd(G/(Asf-G))。在该实施例中，Cc与Cgd之比是约6.5。

在一个实施方案中，本发明通过用公共源构型读出来获得电压增益。希望实现像素大小的减小以及信号水平的增加。本发明消除了在其它像素设计(例如，下面讨论的2T和3T)中的辅助晶体管，并使用ISFET的源作为选择线，以实现这2个目的。所述公共源模式是增益模式和电流模式。

图5A显示了根据本发明的一个实施方案的1T公共源离子敏感的像素。如图所示，像素500可以具有一个且仅一个晶体管501、一个且仅一个行线R和一个且仅一个列线C。在该实施方案中，晶体管501显示为在p-型外延衬底中的n-通道MOSFET(NMOS)晶体管，其可使用标准的CMOS工艺得到，尽管它也可以是p-通道MOSFET。NMOS装置通常优选的与P+外延片一起使用，后者不需要前侧大块接触。在技术上，PMOS可以与N+外延片一起使用，但是该构型不是象常见的那样在标准CMOS工艺中生产。行线R可以与晶体管501的源S联接，列线可以与晶体管501的排出装置D联接。通过切换到源电压的路径上来促进行选，并且像素的读出是通过排出装置。

在图6中显示了根据本发明的一个实施方案的具有列读出开关的像素阵列的示意图。阵列600具有4个1T公共源像素601、602、603和604。所述1T像素可以与图5A所示的1T像素类似。在该实施例中，像素排列成2行和2列。像素601和602的排出装置与列线C0联接，且像素601和602的源S分别与行线R0和R1联接。像素603和604的排出装置与列线C1联接，像素603和604的源S分别与行线R0和R1联接。列读出开关605与列线C0联接，列读出开关606与列线C1联接。列读出开关605包括开关Sa、开关Sb、电阻器R和电容器Cw0。列读出开关606包括开关Sa、开关Sb、电阻器R和电容器Cw1。所述开关Sa可以将列线上的电压拉至固定电压，例如，至3.3V供给。当列线开关Sb开启时，在列线上的最终值将由活动行决定，因为开关Sb与电容器Cw0一起充当采样保持电路。

可以给像素阵列加载具有有限输出电阻的电流源或其它载荷装置诸如电阻器。一般而言，行选线将保持在活动的高电压VH。当选择行进行读出时，它的行选线下拉至VL。设定VL的值，使得标称电流水平是约1uA。如果FG具有比定额高100mV的值，将在列线上产生该电流的10倍。如果FG的值比定额低100mV，电流将低10倍。在列线上的信号的稳定时间将是信号依赖性的。通过选择R值，实现电压增益，且它是可构建的，以实现可编程的增益。例如，如果R是100k欧姆，那么100mV转换成在输出处的1V。

实际的电路比仅仅单个公共源放大器更复杂，因为涉及寄生电容。由于FG结没有被驱动，而是电容式联接至输出，存在限制增益的反馈机制。该限制大致等于在FG结至栅处的总电容与排出装置电容之比。该比率可以是约3。用小心的掩模运行将它设计成实现更高的增益诸如10倍，以减少源和排出装置延伸。

图7A显示了根据本发明的一个实施方案的1T公共源像素的横断面。通过在p-型半导体内安装使用n-型植入物形成的排出装置D和源S，可以使用n-通道FET装置形成在1T像素中的晶体管。如图所示，所述晶体管可以具有浮动栅G、排出装置D和源S。所述源S可以与行线R联接，所述排出装置D可以与列线C联接。轻度掺杂的排出装置(LDD)区域可以建立通向源重叠电容Cgs的门和通向排出装置重叠电容Cgd的门。

通过在所述装置的排出装置处跳过LDD植入物，可以减少由LDD区域建立的重叠电容。图7B显示了根据本发明的一个实施方案的1T公共源像素的横断面。图7B显示了具有缺少的LDD区域的排出装置结。该缺少的区域会减少电容和增加增益。这可以通过在LDD植入物上掩模来实现，且可以在标准CMOS加工中实现。

在图5A所示的1T像素中，由于源电流必须从行选线供给，由信号变动造成的电流变动将产生电压变动。这些变动可以扭曲测量结果。因此，行选线应当是低电阻，且该线的驱动器也应当独立于电流负载而供给稳定的源电压。在这不可能实现的情况下，电流可以从列线供给，且可以添加第二选择晶体管，以形成2T像素用于公共源读出，如下述的图10A所示。由于增益受限于寄生重叠电容，预见到，使用的最佳负载是用高输出电阻的晶体管实现的电流源。在该情况下，相对恒定的电流将维持在所有装置中，因为所述增益是通过电容器比率实现。这使得1T构型是可行的，因为在源处的电压变动是最小的，即使使用携带所有电流的单个行选线。

在图5B中显示了处于公共源读出构型的像素。该晶体管形成具有负电压增益的放大器。该负电压增益形成具有寄生电容器的天然的反馈环，以便控制增益。放大器的开环增益是A＝gm(ro)，其中gm是跨导。对于给定的偏压条件和工艺技术，值A通常大于100。如图5C所示，公共源等效电路具有反馈电容Cgd、耦合电容Cc和Cgs。

由于A相对于环增益而言较大，负输入线端可以视作虚拟的接地结，且可以确定电路的增益为Vo/Vi＝-Cc/Cgd。因为该比率从源极跟随器构型的分析或测量值获知，可以确定增益为约6.5。但是，与源极跟随器相比，增益是Vo/Vi＝2/(Asf-G)。在该实施例中，在源极跟随器构型上面实现10的增益。通过下述假定，给出在该增益上的下界：源极跟随器的输入电容仅仅归因于Cgd，并且Asf等于1。在该情况下，增益是约3。由于这些条件都不是现实的，预期增益总会超过该数值。因而，如果已知像素的源极跟随器构型的增益，也已知该像素的公共源构型的增益。另外，增益越高，像素越灵敏。这使得该公共源构型成为优选的。

通过使用与少数载体相同类型的通道掺杂，可以减少闪烁噪音。例如，具有n-型植入物的NMOS会生成埋入的通道晶体管。为了转换该装置的功函数，可以使用P+栅电极。

具有共源共栅列电路的单晶体管像素阵列

单晶体管像素的一种衍生物允许通过在读出期间实现的共源共栅晶体管来增加可编程的增益。

由于公共源读出的增益受限于Cgd电容(如图5B所示)，降低该电容可以增加增益。图8显示了具有共源共栅行选装置的公共源像素。如图所示，可以将晶体管801添加给公共源像素，例如，在图5B中所示的电路。晶体管801的栅可以与电压Vb联接，晶体管801的源可以与晶体管501的排出装置联接。输出电压Vo可以取自晶体管801的排出装置。共源共栅有效地从反馈环除去Cgd电容，并用远远更小的Cds替代它。在环增益次序的增益然后是可实现的，其可以超过100。

通过使共源共栅装置到达列线像素外面，可以在1T构型中生成更高的增益和可变的增益。图9显示了具有共源共栅列电路的单晶体管像素阵列。这允许高增益，且仍然允许像素间距最小化，每个像素仅1个晶体管。显示的像素阵列是具有许多串联的单晶体管像素(例如，500)的列，且具有在阵列基部的共源共栅装置。所述共源共栅装置可以包含晶体管901。晶体管901的栅可以与偏置电压Vb联接，晶体管901的源可以与晶体管501的排出装置联接，且晶体管901的排出装置可以经由电流源与固定电压联接。所述输出电压Vo可以取自晶体管901的排出装置。应当理解，所述阵列可以具有许多列。

在该情况下，所述共源共栅强制像素的排出装置在输入范围内保持在相当稳定的电压。这会造成像素推动电流中的几乎所有变化穿过在阵列基部的共源共栅装置并进入电流负载。这会减少来自Cds的负反馈，后者否则会限制增益。鉴于电流负载具有无限输出电阻，且实际上没有与FG结联接的耦合电容器，像素的增益现在是-(gm1r01+I)gm2r02，其中gm1是在列线基部处的共源共栅装置的跨导，且gm2是像素的跨导，且r01和r02是在排出装置处看到的小信号输出电阻。通过通道长度调节，确定输出电阻的值。更长的栅长度生成更高的输出电阻，因为通道长度调节的效应最小化。由于该增益如此大，通过电流源输出电阻(其在图9中显示为Radj)的变动可以限制和配制它。这允许在列水平的可编程增益，同时维持仅仅1个晶体管像素。像素的增益则由-gm2RL设定，假定负载电阻RL远远小于共源共栅构型的输出电阻，其中RL是Radj的调节值。所述增益现在是可配置的，且在1-100或更大的范围内是可编程的。例如，如果偏压电流是约5uA，像素的跨导是约50uA/V，对于1的增益，需要20K欧姆的负载电阻。用200K欧姆负载实现10的增益，并用2M欧姆负载实现100的增益。存在许多方式可实现共源共栅装置在列线处的影响。共源共栅(在图901中显示为NMOS晶体管)的主要目的是，使列线保持在很大程度上独立于像素中的电流水平的电势。可以应用具有高增益的差分放大器，以更精确地维持在该条件。该方案被称作增强增益的栅-阴放大器(cascoding)。

可以做出不同的设计选择来执行1T和2T晶体管。为了减小像素的大小，可以共享邻近像素的源和排出装置。以此方式，单个行选线能够一次激活2行。这会减少行布线：对于给定的列间距，一次读出2列。这样的方案显示在图10A和10B中。如图所示，像素阵列1000包括在一列中的晶体管1001、1002、1003和1004。1001的源与行线R2联接，1004的源与行线R0联接。晶体管1001和1002可以形成镜像M1，晶体管1003和1004可以形成镜像M2。1001和1002的排出装置与列线CA联接，1003和1004的排出装置与列线CB联接。

在一个实施方案中，用在反馈中的差分放大器增强增益共源共栅装置，以控制在列线上维持恒定电压的晶体管。

双晶体管像素阵列

在像素阵列中，可以用行选装置进行选择和分离。当激活行选线时，行选装置(MOSFET)形成通道(由于超过阈值电压的门极电压)，并象开关一样起作用。当去活化行选时，通道减少。重要的是，应当指出，行选装置从未真正地完全“开启”或“关闭”。它仅仅模仿开关。当栅大幅低于行选晶体管的源时，实现良好的分离，并且可以有效地读出具有活动行选的像素，无需从去活化的像素输入。由于在像素阵列中的许多行，必须对于每个行选装置而言实现给定的分离水平。也就是说，行选装置的要求取决于行数。

图11显示了根据本发明的一个实施方案的双晶体管(2T)像素。如图所示，2T像素1100包括ISFET 1101和行选装置1102。在像素1100中，ISFET 1101的源与列线Cb联接，行选装置1102的排出装置与列线Ct联接，ISFET 1101的排出装置与行选装置1102的源联接。行选装置1102的栅与行线R联接。

ISFET 1101和行选装置1102都显示为NMOS，但是也可以使用其它类型的晶体管。将2T像素1100构建为源极跟随器读出模式，尽管2T像素可以构建为公共源读出模式。

图12A至12H解释了根据本发明的实施方案的更多的2T像素构型。在这些图中，“BE”代表“具有体效应”，即ISFET是体实现的，因为主体线端与模拟供给电压或模拟接地电压连接(取决于ISFET晶体管类型是p-通道还是n-通道MOS)。如果主体线端与晶体管的源线端相连，则消除体效应。“PR”代表“在反转位置的PMOS装置”，即p-通道ISFET和行选装置在像素电路拓扑学中的位置已经反转(或转换一圈)。“PNR”代表“在反转位置的PMOS/NMOS装置”，即p-通道ISFET和n-通道行选装置在像素电路拓扑学中的位置已经反转(或转换一圈)。

图12A解释了根据本发明的一个实施方案的2T像素。如图所示，ISFET和行选装置SEL都是p-通道MOS晶体管，ISFET的源线端与行选装置的排出装置线端联接。ISFET的排出装置线端与模拟接地电压连接，行选装置的源线端与电流源连接，所述电流源给所述像素提供偏压电流。从行选装置的源线端读出输出电压Vout。

图12B解释了根据本发明的一个实施方案的2T像素。如图所示，ISFET和行选装置SEL都是p-通道MOS晶体管，其中ISFET的源线端与主体线端连接以消除体效应，以及与行选装置的排出装置线端连接。ISFET的排出装置线端与模拟接地电压连接，且行选装置的源线端与电流源连接，所述电流源给所述像素提供偏压电流。从行选装置的源线端读出输出电压Vout。

图12C解释了根据本发明的一个实施方案的2T像素。如图所示，ISFET和行选装置SEL都是p-通道MOS晶体管，其中ISFET的排出装置线端与行选装置的源线端连接。行选装置的排出装置线端与模拟接地电压连接，且ISFET的源线端与电流源连接。从ISFET的源线端读出输出电压Vout。

图12D解释了根据本发明的一个实施方案的2T像素。如图所示，ISFET和行选装置SEL都是p-通道MOS晶体管，其中ISFET的排出装置线端与行选装置的源线端连接。行选线端的排出装置与模拟接地电压连接，且ISFET的源线端与电流源连接，所述电流源给所述像素提供偏压电流。从ISFET的源线端读出输出电压Vout。ISFET的源线端与主体线端连接以消除体效应。

图12E解释了根据本发明的一个实施方案的2T像素。如图所示，ISFET和行选装置SEL分别是p-通道和n-通道MOS晶体管，其中它们的源线端连接到一起。ISFET的排出装置线端与模拟接地电压连接，且行选装置的排出装置与电流源连接，所述电流源给所述像素提供偏压电流。从行选装置的排出装置线端读出输出电压Vout。

图12F解释了根据本发明的一个实施方案的2T像素。如图所示，ISFET和行选装置SEL分别是p-通道和n-通道MOS晶体管，其中它们的源线端连接到一起。ISFET的排出装置线端与模拟接地电压连接，且行选装置的排出装置与电流源连接，所述电流源给所述像素提供偏压电流。从行选装置的排出装置线端读出输出电压Vout。ISFET的源线端与主体线端连接以消除体效应。

图12G解释了根据本发明的一个实施方案的2T像素。如图所示，ISFET和行选装置SEL分别是p-通道和n-通道MOS晶体管，其中它们的排出装置线端连接到一起。行选装置的源线端与模拟接地电压连接，且ISFET的源线端与电流源连接，所述电流源给所述像素提供偏压电流。从ISFET的源线端读出输出电压Vout。

图12H解释了根据本发明的一个实施方案的2T像素。如图所示，ISFET和行选装置SEL分别是p-通道和n-通道MOS晶体管，其中它们的排出装置线端连接到一起。行选装置的源线端与模拟接地电压连接，且ISFET的源线端与电流源连接，所述电流源给所述像素提供偏压电流。从ISFET的源线端读出输出电压Vout。ISFET的源线端与主体线端连接以消除体效应。

图13A至13D解释了根据本发明的实施方案的公共源2T信元构型。在图13A和13B中，ISFET和行选装置都是n-通道MOS晶体管，且在图13C和13D中，ISFET和行选装置都是p-通道MOS晶体管。

在图13A中，ISFET的源线端与模拟接地供给连接，且行选装置的排出装置线端与电流源连接，所述电流源给所述像素提供偏压电流。行选装置的源线端和ISFET的排出装置线端连接在一起。从行选装置的排出装置线端读出输出电压Vout。

在图13B中，行选装置的源线端与模拟接地供给连接，和ISFET的排出装置线端与电流源连接，所述电流源给所述像素提供偏压电流。行选装置的排出装置线端和ISFET的源线端连接在一起。从ISFET的排出装置线端读出输出电压Vout。

在图13C中，ISFET的源线端与模拟供给电压连接，且行选装置的排出装置线端与电流源连接，所述电流源给所述像素提供偏压电流。行选装置的源线端和ISFET的排出装置线端连接在一起。从行选装置的排出装置线端读出输出电压Vout。

在图13D中，行选装置的源线端与模拟供给电压连接，且ISFET的排出装置线端与电流源连接，所述电流源给所述像素提供偏压电流。ISFET的源线端行选线端的排出装置线端连接在一起。从ISFET的排出装置线端读出输出电压Vout。

图14A显示了根据本发明的一个实施方案的2T像素阵列。为了例证目的，8个2T像素显示为排列成2列，尽管2T像素阵列1400可以扩展至任意大小的2T像素阵列。每列间距含有三列线cb[0]、ct[0]和cb[1]。行线rs[0]、rs[1]、rs[2]和rs[3]平行地与所有列相连。行选装置1401RS和ISFET 1401IS可以形成一个2T像素，其中1401的源与1401RS的排出装置连接。1401RS的源与列线cb[0]连接，且1401IS的排出装置与列线ct[0]连接。1401RS的栅与行线rs[0]连接。该像素映射在包含1402IS和1402RS的像素中，其中1401IS和1402的排出装置与列线ct[0]连接，且1402RS的栅与行线rs[1]连接。包含1402IS和1402RS的像素映射在包含1403IS和1403RS的像素中，其中1402RS和1403RS的源与行线cb[1]连接，且1403RS的栅与行线rs[2]连接。包含1403IS和1403RS的像素映射在包含1404IS和1404RS的像素中，其中1403IS和1404的排出装置与行线ct[0]连接，且1404RS的栅与行线rs[3]连接，1404RS的源与列线cb[0]连接。在图14所示的实施方案中，每个IS装置是ISFET，且每个RS装置是行选装置。

右列(包括：由1405RS和1405IS组成的像素，由1406RS和1406IS组成的像素，由1407RS和1407IS组成的像素，和由1408RS和1408IS组成的像素)以与上述基本相同的方式与列线cb[2]、ct[1]和cb[3]联接。

图14B和14C显示了根据本发明的一个实施方案的2X22T像素阵列的设计。所述2X22T像素阵列可以是像素阵列1400的一部分。图14B表明，1401RS、1401IS、1402RS和1402IS的多晶硅栅可以放置在连续扩散层1410的上面，且1405RS、1405IS、1406RS和1406IS的多晶硅栅可以放置在连续扩散层1412的上面。在一个实施方案中，连续扩散层1410和1412可以从像素阵列的顶部连接至像素阵列的底部。也就是说，所述扩散层在所述像素阵列中可以没有中断。

图14C显示了可以放置ISFET 1401IS、1402IS、1405IS和1406IS的微孔的地方。所述微孔可以用于容纳要通过ISFET进行分析的分析物溶液。如图14C所示，在一个实施方案中，所述微孔可以各自具有六角形形状，且象蜂房一样堆叠。此外，在一个实施方案中，可以将触点直接放置在栅结构的顶部。也就是说，ISFET可以具有放置在薄氧化物上面的多晶硅栅上的触点。

因为连续的扩散、共有的触点、镜像的像素和每个物理列的1个ct(列顶部)线和2个cb(列底部)线，像素阵列1400具有高密度。通过使用具有P-外延区域的P+晶片，可以实现总体接触。

像素阵列1400的排列会提供高速运行。一起选择行线rs[0]和rs[1]，并通过cb[0]和cb[1]读出。由于能够实现单个读出的像素的数目翻倍和连续阵列的寄生负载减半，这会导致快4倍的读出，从而允许每列快2倍地稳定。在一个实施方案中，将整个阵列分成顶半部和底半部。由于一次读出的像素的数目翻倍(在顶部和底部)和连续阵列的寄生负载减半，这会导致另外的快4倍的读出时间。因而，与单个行选择的连续阵列相比，速度的总增加是16倍。

在一个实施方案中，在读出过程中，可以同时激活像素阵列的顶半部和底半部。这可以允许在顶半部和底半部之间的读出的多路化。例如，一半可以进行“洗涤”(例如，从像素装置上面的孔中冲洗出反应物)，并且另一半可以进行读出。一旦另一半被读出，切换所述2半的读出。

在一个实施方案中，2T像素设计可以包含2个化学敏感的晶体管(例如，ISFET)，而不是关于图11-14所述的一个化学敏感的晶体管和一个行选装置。化学敏感的晶体管或ISFET可以是NMOS或PMOS装置，并以源极跟随器或公共源读出模式构建。这样的2T像素的可能用途可以是这样的情况：第一化学敏感的晶体管与第二化学敏感的晶体管对特定分析物具有不同的灵敏度，从而允许做出局部的和在像素中的区分测量。可替换地，两种化学敏感的晶体管可以对特定分析物具有相同的灵敏度，从而允许做出局部的和在像素中的平均测量。这些是该实施方案的潜在应用的2个实例，且基于本文的描述，本领域普通技术人员将认识到包含2个化学敏感的晶体管(例如，ISFET)的2T像素设计的其它用途。

在一个实施方案中，列电路允许列线交换为采样电路，使得可以以源极跟随器模式或公共源模式做出源侧或排出装置侧行选。

电容性电荷泵

一个或多个电荷泵可以用于放大来自化学敏感的像素的输出电压，所述像素包括一个或多个晶体管，诸如上述的那些。

一个或多个电荷泵可以用于放大来自化学敏感的像素的输出电压，所述像素包括一个或多个晶体管，诸如上述的那些。

图15显示了根据本发明的一个实施方案的具有2倍电压增益的电容性电荷泵。电荷泵1500可以包含开关1501、1502、1503和1504、开关1505和1506和电容器1507和1508。设置Vref1和Vref2，以得到输出信号的希望的DC偏离，选择二者来避免在在增强阶段中的输出饱和。电荷泵的运行可以由定时信号控制，后者可以由定时电路提供。

在时间t0，所有开关都关闭。

在时间t1，开关1501、1502、1503和1504开启。跟踪阶段可以启动。输入电压Vin(其可以来自离子敏感的像素)可以启动给电容器1507和1508充电。

在时间t2，开关1501、1502、1503和1504关闭，且电容器1507和1508充电至Vin-Vref1。

在时间t3，开关1505和1506开启，同时开关1501、1502、1503和1504保持关闭。增强阶段可以启动。电容器1507可以启动以通过电容器1508释放。由于所述电容器在跟踪阶段中是并联且在增强阶段中是串联，并且总电容在增强阶段中减半而总电荷保持固定，所以在总电容上的电压必须翻倍，从而使Vout是Vin的大约2倍。

可以使用源极跟随器SF来从下述阶段解耦合增益电路。

电荷泵1500可以提供2倍增益，无需噪声放大器来提供虚拟接地。

图16显示了根据本发明的一个实施方案的电荷泵。

在时间t0，所有开关都关闭。

在时间t1，开关1501、1502、1503、1504、1601和1602开启。

跟踪阶段可以启动。输入电压Vin(其可以来自离子敏感的像素)可以启动给电容器1507、1508和1604充电。

在时间t2，开关1501、1502、1503、1504、1601和1602关闭，且电容器1507、1508和1604充电至Vin-Vref1。

在时间t3，开关1505和1603开启，同时开关1501,1502,1503,1504,1601和1602保持关闭。增强阶段可以启动。电容器1507可以启动以通过电容器1508和1604释放，且电容器1508可以启动以通过电容器1604释放。由于所述电容器在跟踪阶段中是并联且在增强阶段中是串联，并且总电容在增强阶段中被除以3而总电荷保持固定，所以在总电容上的电压必须是3倍，从而使Vout是Vin的大约3倍。

图17显示了根据本发明的一个实施方案的电荷泵的一个实施方案。显示在图15中的2个电荷泵1500串联连接，从而能够实现增益流水化并使输入电压Vin放大4倍。

可以添加附加系列电荷泵，以进一步增加增益。在多阶段电荷泵中，电容器值不必在阶段之间具有相同的大小。可以观察到，电容器占用的总面积随着增益的平方而增加。尽管在某些情况下，该特征可能在区域使用、功率消耗和处理量方面是不希望的，当由离子敏感的像素生成的总噪音和有关的流体噪音大于在使用合理电容器大小情况下的电荷泵KT/C噪音时，可以没有这些损失地使用电荷泵。

图18显示了根据本发明的一个实施方案的电荷泵的一个实施方案。将包括源极跟随器SFP和开关的反馈路径添加给电荷泵1500，从而将输出Vout返回电荷泵的输入。

在时间t0，所有开关都关闭。

在时间t1，开关cpsp开启，从而将输入电压Vin提供给电荷泵1500的输入。

从时间t2至时间t5，电荷泵1500运行，以推动输出电压Vout至2(Vin-Vref1)，如前面关于图15所述。

从时间t6至t7，开关开启，将输出电压2(Vin-Vref1)返回电荷泵1500的输入，并且第一循环结束。

在第二循环过程中，电荷泵1500使输出电压放大2(2(Vin-Vref1))。所述过程重复，在每个循环过程中放大输出。

基于CCD的多晶体管自动像素传感器阵列

离子敏感的MOS电极与邻近电极电荷耦合，以促进载体的限制和分离。通过在每个像素处产生的且受势垒和阱限制的离散电荷包，进行离子浓度的测量。离子敏感电极可以充当垒水平或势阱。在电荷结构域中工作会提供几个益处，包括、但不限于：1)通过多个电荷包在每个像素内的堆积，增加的信号水平和提高的信噪比，2)MOS感知和参照结构的更好阈值匹配，3)闪烁噪音减少，和4)总快射运行。

使用浮动电极来检测在电极紧邻处的离子。所述电极与其它电极和其它晶体管电荷耦合，以形成可以放入可寻址读出阵列中的像素。通过把电荷堆积在另一个电极中或堆积在浮动扩散(FD)结上或直接地堆积在列线上，可能获得增益。希望实现像素大小的减小以及信号水平的增加。为了减小像素大小，可以消除辅助晶体管，且可以使用具有特定活化和去活化顺序的电荷存储结。

离子敏感的(IS)堆积像素含有下述概念中的一些：

1.电极与IS电极电荷耦合；

2.电荷包的载体的源(电子或空穴)；

3.参比电极充当电荷包的垒或阱；

4.用于电荷至电压转换的浮动扩散结；

5.用于提供可寻址读出的缓冲和分离的辅助晶体管；和

6.根据用途消除一些或所有辅助晶体管的顺序。

基础IS堆积像素显示在图19中。电荷堆积可以在读出时局部地发生，或在单独的积分时间过程中总体上发生。显示在图19中的实施方案是三晶体管三电极(3T3E)像素。所述三晶体管包括复位晶体管RT、源极跟随器1901和行选晶体管RS，所述三电极包括电极VS、电极VR和离子敏感电极1902。所述像素也包括转移栅TX。也可能构建IS堆积像素，其中用额外元件来实现同时的堆积和读出。这可以如下实现：例如，添加另外2个电极，以流水线化该过程。在该基础构型中，电荷堆积在浮动扩散结上，所述浮动扩散结与复位(RT)控制栅的源连接。在滚动开闭器运行中，浮动扩散(FD)复位至CD＝VDD。然后通过行选(RS)实现的源极跟随器，选择和读出行。接着，将电荷堆积在FD结上，所述FD结释放寄生电容器。然后采取第二样品。样品之间的差异代表离子浓度。关联样品，在在时间上相对快速地采集。因此，消除了读出电路的热噪音，并减少了1/f噪音。为了以总开闭器模式运行，所有FD结同时复位至VDD。然后，电荷堆积在每个分离的FD结上。堆积以后，通过激活RS栅，选择每行。在列线上读出信号值，其中在源极跟随器上具有负载。接着，将像素复位，并再次取样。样品之间的差异代表离子浓度。通过双重采样，减少1/f噪音。但是，没有消除热复位噪音，因为复位值在时间上不相关。可以如下减少热噪音：通过遵循复位运行，使功率减半，其中在取样之前具有亚阈值复位。一般而言，热噪音低于由电荷堆积产生的信号。具有总开闭器的关联的复位方案在其它构型中是可得到的。

使用表面电势图的基础电荷堆积方案显示在图20中。仅显示电极，因为所述晶体管仅用于读出。在这些序列中的每一个中，增加的电势指向下，正如显示含有电子的势阱的惯例一样。在图20A-Q中显示了电荷堆积的4个循环。首先，从在IS电极下面的通道取出所有电荷，并使用在FD上的高电势完全清空所述通道(A)。接着，TX栅转换至低电势，后者建立限制垒(B)。使用填充和溢出运行来生成与在IS电极处的离子浓度成比例的电荷包(C-D)。在下一个循环中，该电荷包转移至FD结，所述FD结由于电子而释放。所述简图显示了在FD结上的电子堆积，但是电压实际上降低。在许多循环以后，如图20E-Q所示，信噪比提高，且可以具有增益地读出信号。可以使用数百个至数百万个循环来放大信号。

在替代实施方案中，可以转换电极的次序，和/或可以使用IS电极作为垒而不是阱。可以将晶体管加入该堆积线中，以实现大像素阵列。使用辅助晶体管来增加速度。但是，应当指出，为了实现堆积线的完整像素阵列，没有晶体管是必需的。相反，可以分配阵列，使得不需要晶体管。在一个实施方案中，FD结与列线连接。在读出像素之前，列线复位至VDD。然后，如下选择行：将该行的电荷直接堆积在列线上。在许多循环以后，列释放至与离子浓度直接成比例的值。由于列线的电容依赖于行的总数，需要的堆积的量依赖于行数。可以将阵列分成子阵列，以使定时可缩放。例如，每100行可以含有一个局部的源极跟随器缓冲器，后者则连接至总阵列。该分层方案一般而言可以与所有读出方案一起使用，以便快速读出大像素阵列。

由于载体的热活动，不能没有噪音地产生电荷包。每次填充和溢出运行都产生与KTC(热噪音in the浮动扩散电容器)成比例的电荷误差，其中C＝Cox×离子敏感电极的面积。在填充运行过程中，电荷可以在电子源和限制阱之间自由流动。但是，在溢出运行过程中，所述装置进入亚阈值模式，且载体通过扩散来移动(大部分在仅一个方向)，这会导致抵抗通道的热噪音减半。每个电荷包的电子中的总噪音因此是sqrt(KTC/2)/q，其中q代表以库伦为单位的1个电子的电荷(1.6x 10^-19)。电子的信号等于VC/q。n个循环以后的信噪比等于V*sqrt(2nC/KT)。应当指出，信噪比随堆积循环次数的平方根而提高。对于小信号水平，堆积的量将限于VR参比电极和离子敏感电极之间的阈值失配。由于在每个像素中存在参比电极，且所述电极是电荷耦合的，每对电极之间的相对阈值失配较小。假定该差异是约1mV，超过1000个堆积循环应当是可行的，从而使信噪比提高超过30倍。作为实例，如果信号是1mV，且电极面积是1平方微米，满足Cox＝5fF/um²，在1000个循环以后的信噪比是50:1。由于信号水平然后达到1V，预期没有其它噪音源是相关的。为了清楚，优势噪音仅仅是众所周知的电荷包热噪音。

图21和22显示了具有仅2个晶体管的IS堆积像素。通过在读出行以后使用去活化顺序，消除选择晶体管。为了去活化，释放FD结，这会降低FD结的电势，并静止该行的源极跟随器。图22的像素的表面电势图显示在图23中。

图24显示了具有2个晶体管和4个电极的IS堆积像素。该像素生成填充和溢出电荷包，并同时读出所有的FD结。第4个电极允许总开闭器运行和相关的双重采样。为了更快的读出，如果电荷堆积充分地减少1/f噪音贡献，可以使用一次抽样。图25显示了图24的像素的基础运行的表面电势图。

图26显示了具有1个晶体管和3个电极的IS堆积像素。可以清空所述通道，并从相同结供给。该像素依赖于电荷耦合，且信号范围低于其它像素的信号范围。

可得到几种设计变换，取决于希望的运行模式。CCD通道是表面模式，并在标准CMOS技术(优选地低于0.13um)中构建。可以加入额外的植入物，以避免表面陷扰和其它缺陷。通道档块和通道可以从供体和受体杂质植入物形成。通道可以由多种植入物制成，以产生对于运行模式而言最佳的电势分布图。

图27显示了三晶体管(3T)自动像素传感器的一个实施方案。所述三晶体管是复位晶体管2701、源极跟随器2702和行选开关2703。所述复位晶体管2701具有：受复位信号RST控制的栅，与像素的浮动扩散(FD)联接的源，和与固定电压连接的排出装置。所述源极跟随器2702的栅与复位晶体管2701的源相连，且它的排出装置与固定电压相连。行选晶体管2703的栅与行线相连，它的排出装置与固定电压相连，且它的源与列相连。与像素相互作用的其它电极包括：转移栅TG、离子选择电极ISE、输入控制栅ICG和输入扩散ID。这3个元件形成电荷耦合电极，后者以与图19中的VS、VR和TX相同的方式运行。

图28显示了3T自动像素传感器的一个替代实施方案。图28中的传感器和图27所示的传感器之间的差别是，传感器2800具有第二输入控制栅ICG2，其允许对离子敏感电极附近的势垒进行更多的控制。

图29显示了具有采样保持电路的3T自动像素传感器的一个实施方案，其可以用于消除信号变异。如图所示，行选晶体管2703的栅受行选移位寄存器提供的行elm信号控制。行选晶体管2703的源与电流吸收器ISink2902和列缓冲器2903联接。所述电流吸收器ISink 2902可以被电压VB1偏压，且列缓冲器(其可以是放大器)可以被电压VB2偏压。

所述采样保持电路2901可以包括：开关SH、开关CAL、电容器Csh和放大器Amp。所述开关SH的输入与列缓冲器2903的输出联接，且它的输出与电压VREF(通过开关CAL)、电容器Csh的上部和放大器Amp的输入联接。放大器由电压VB2偏压。放大器的输出与开关2904联接，所述开关2904由来自列选移位寄存器的信号ColSeln控制。开关2904的输出在到达输出线端Vout之前被输出缓冲器2905缓冲。所述输出缓冲器被电压VB3偏压。

图30显示了具有关联的双重采样电路的3T自动像素传感器的一个实施方案。图30中的传感器和图29中的传感器之间的最显著差异是，前者使用关联的双重采样电路3001来测量来自列缓冲器2903的信号。在关联的双重采样电路3001中的放大器经由开关SH和电容器Cin在它的第一输入处接收列缓冲器2903的输出。所述放大器在它的第二输入处接收参比电压VREF，且被电压VB2偏压。复位开关RST和电容器Cf与所述放大器平行地联接。

图31显示了用于4个像素阵列的2.5T自动像素传感器的一个实施方案。每个像素具有它自身的转移晶体管TX1、TX2、TX3和TX4和它自身的复位晶体管。每个转移晶体管的排出装置与同一像素中的复位晶体管的源联接，且每个转移晶体管的源与源极跟随器的栅联接。

图32显示了用于4个像素阵列的1.75T自动像素传感器的一个实施方案。每个像素具有它自身的转移晶体管。每个转移晶体管的源与同一像素的浮动扩散联接，且每个转移晶体管的排出装置与传感器的复位晶体管RST的排出装置联接。

阵列列积分器

描述的实施方案可以提供具有提高的信噪比的化学检测电路。所述化学检测电路可以包括：电流源、化学检测像素、放大器和电容器。所述化学检测像素可以包括化学敏感的晶体管(其可以具有第一和第二线端)和连接在电流源和化学敏感的晶体管之间的行选开关。所述放大器可以具有第一输入和第二输入，其中所述第一输入经由开关与化学敏感的晶体管的输出连接，且所述第二输入与偏移电压连接。电容器可以连接在放大器输出和放大器的第一输入之间。电容器和放大器可以形成积分器，后者可以被化学检测像素列共享。

有些实施方案还可以提供具有提高的信噪比的化学检测电路。所述化学检测电路可以包括多个化学检测像素列。每个化学检测像素列可以包括电流源、多个化学检测像素、放大器和电容器。每个化学检测像素可以包括化学敏感的晶体管(其可以具有第一和第二线端)和连接在电流源和化学敏感的晶体管之间的行选开关。所述放大器可以具有第一输入和第二输入，其中所述第一输入经由开关与每个化学敏感的晶体管的输出连接，且所述第二输入与偏移电压连接。电容器可以连接在放大器的输出和放大器的第一输入之间。电容器和放大器可以形成积分器，后者可以被化学检测像素列共享。

其它实施方案可以提供从化学检测电路产生输出信号的方法。所述方法可以包括：从用于读出的化学检测像素列中选择化学检测像素，将来自所述化学检测像素的读出电流积分至积分器，和读出所述积分器的输出电压。

图33解释了根据本发明的一个实施方案的化学检测电路3300的框图。所述化学检测电路3300可以包含多个化学检测像素3302.1-3302.N、电流源3308、放大器3310、偏移电压Vsd3314、电容器Cint3312和3个开关3316、3318和3320。每个化学检测像素(例如，3302.1或3302.N)可以包含化学敏感的晶体管(例如，分别3304.1或3304.N)和行选开关(例如，分别3306.1或3306.N)。所述放大器3310可以具有第一输入线端(与电流源3308的输出联接)和第二输入线端(与偏移电压Vsd3314联接)。电容器Cint3312可以具有第一侧(与放大器3310的第一输入线端联接)和第二侧(经由开关3318与放大器3310的输出线端联接)。所述开关3316可以联接在电容器Cint3312的第一侧和放大器3310的输出线端之间。所述开关3320可以联接在电容器Cint3312的第二侧和地线之间。在一个实施方案中，所述多个化学检测像素3302.1至3302.N可以形成化学检测像素列。电容器Cint3312可以构造成放大器3310的负反馈环，且因而，电容器Cint3312和放大器3310可以形成化学检测像素列的积分器。在一个实施方案中，所述积分器可以被该列的所有化学检测像素共有，且可以称作列积分器。

每个化学敏感的晶体管可以具有门接线端，所述门接线端可以被钝化层覆盖。所述门接线端可以具有夹在栅氧化物和钝化层之间的浮动栅结构(例如，图2中的浮动栅G)。在运行过程中，所述钝化层可以暴露于要分析的分析物溶液。每个化学敏感的晶体管3304.1-3304.N可以另外具有第一线端(与相应的行选开关3306.1-3306.N的第一侧连接)和第二线端(与地线连接)。例如，如图33所示，晶体管3304.1可以是PMOS，所述PMOS具有与行选开关3306.1的第一侧连接的第一线端(例如，源)和与地线连接的第二侧(例如，排出装置)。每个化学检测像素的每个行选开关(例如，3306.1或3306.N)可以具有与电流源3308连接的第二侧。每个行选开关的第二侧也可以与放大器3310的第一输入联接。

在一个实施方案中，化学检测电路3300可以构造成，使得每个化学敏感的晶体管(例如，3304.1,或3304.N)可以以电流-模式工作。也就是说，每个化学敏感的晶体管可以作为跨导放大器起作用。通过电流输出，可以检测由化学敏感的晶体管测得的分析物的离子浓度。在一个实施方案中，每个化学敏感的晶体管3304.1-3304.N可以是离子敏感的场效应晶体管(ISFET)，且每个行选开关3306.1-3306.N也可以是晶体管。

在运行过程中，当选择一个化学检测像素时，可以关闭对应的行选开关。例如，如图33所示，可以选择化学检测像素3302.1，因而可以关闭行选开关3306.1。电流源3308可以提供DC偏压电流Idc，以选择化学敏感的晶体管3304.1。由化学敏感的晶体管3304.1的门极电压变化产生的信号电流Isig可以积分到电容器Cint3312上，且可以将放大器3310的输出信号读出为Vout。施加于放大器3310的第二输入上的偏移电压Vsd3314可以提供源-至-排出装置电压Vsd，用于化学敏感的晶体管运行。

每个测量运行可以包括2个阶段。运行的第一阶段可以是积分阶段，且运行的第二阶段可以是清除电荷的清除阶段。在运行的第一阶段中，开关3318可以关闭，且开关3316和3320可以开启。在读出输出信号Vout以后，运行可以进入第二阶段，在这期间，开关3316和3320可以关闭，且开关3318可以开启以消除堆积在电容器Cint3312上的电荷。在一个实施方案中，通过在第二阶段中关闭开关3320，可以实现关联的双重采样(CDS)方案。这可以允许放大器3310的固有偏移电压储存在电容器Cint3312上。

在一个实施方案中，电流源3308可以是可编程的电流源，其与每列相连以提供DC偏压电流Idc，后者可以相对较大。在该构型中，偏压电流Idc将不会积分到电容器Cint3312上，因而积分器可以避免过早饱和。从Cint值和积分持续时间可以衍生出放大水平。

此外，在一个实施方案中，通过ADC可以将输出信号Vout转换成数字信号。例如，使用单斜率积分ADC可以数字化充电信号电流Isig，使得计数器可以增量(计数)，直到积分器输出电压与由比较器限定的某个阈值交叉。当使用单斜率积分ADC时，可以进行校准以确定电容器Cint3312的绝对值。可替换地，可以使用“双斜率积分ADC”，其使用固定的积分阶段和随后的可变的释放阶段。在其它实施方案中，通过其它已知的模拟-至-数字转换技术，可以将输出信号Vout转换成数字信号。

在一个实施方案中，化学敏感的晶体管的电流应答的积分可以提供比化学敏感的晶体管的瞬时电压输出测量更好的信噪比(SNR)。

在一个或多个实施方案中，使用电流源3308可能难以完全消除化学敏感的晶体管的DC电流。因此，在一个实施方案中，电容器的大小可以限制在特定尺寸。在另一个实施方案中，积分时间的持续时间可以限制在例如1ps。如果限制积分时间，可以使用具有远远更慢的释放阶段的双斜率ADC将输出电压Vout转换成数字输出。

图34解释了根据本发明的一个实施方案的另一个化学检测电路3400的框图。所述化学检测电路3400可以包含多个化学检测像素3402.1-3402.N、电流源3408、放大器3410、电阻器3424、偏移电压Vset3414、电容器Cint3412和3个开关3416、3418和3420。每个化学检测像素(例如，3402.1或3402.N)可以包含化学敏感的晶体管(例如，分别3404.1或3404.N)、行选开关(例如，分别3406.1或3406.N)和输出开关(例如，3422.1、3422.N)。所述放大器3410可以具有第一输入线端，后者与化学检测像素的输出开关联接，使得当选择化学检测像素时，它的输出开关可以关闭，以产生放大器3410的第一输入线端的输出信号。所述放大器3410还可以具有第二输入线端，后者与偏移电压Vset3414联接。电容器Cint3412可以具有第一侧(与放大器3410的第一输入线端联接)和第二侧(经由开关3418与放大器3410的输出线端联接)。所述开关3416可以联接在电容器Cint3412的第一侧和放大器3410的输出线端之间。所述开关3420可以联接在电容器Cint3412的第二侧和地线之间。在一个实施方案中，所述多个化学检测像素3402.1-3402.N可以形成化学检测像素列。电容器Cint3412可以构造成放大器3410的负反馈环，且因而，电容器Cint3412和放大器3410可以形成化学检测像素列的积分器。所述积分器可以被该列的所有化学检测像素共有，且可以称作列积分器。

每个化学敏感的晶体管3404.1-3404.N的栅结构可以与化学敏感的晶体管3302.1-3302.N的栅结构类似。每个化学敏感的晶体管3404.1-3404.N可以另外具有第一线端，后者与相应的行选开关3406.1-3406.N的第一侧和相应的输出开关3422.1-3422.N的第一侧连接。每个化学敏感的晶体管3404.1-3404.N还可以具有与地线连接的第二线端。例如，如图34所示，晶体管3404.1可以是PMOS，所述PMOS具有与行选开关3406.1的第一侧和输出开关3422.1的第一侧连接的第一线端(例如，源)。此外，晶体管3404.1还可以具有与地线连接的第二侧(例如，排出装置)。每个化学检测像素3402.1-3402.N的每个行选开关(例如，3406.1或3406.N)可以具有与电流源3408连接的第二侧。每个输出开关3422.1-3422.N的第二侧也可以经由电阻器3424与放大器3410的第一输入联接。

在一个实施方案中，化学检测电路3400可以构造成，使得每个化学敏感的晶体管(例如，3404.1或3404.N)可以以电压-模式工作。也就是说，在运行过程中，每个化学敏感的晶体管可以作为电压放大器起作用。通过输出处的电压水平，可以检测由化学敏感的晶体管测得的分析物的离子浓度。当选择一个化学检测像素时，对应的行选和输出开关可以关闭。所述偏移电压Vset可以设定在放大器3410的虚拟地线(例如，第一线端或负线端)和选择的化学敏感的晶体管的输出之间的适当电压。例如，如图34所示，可以选择化学检测像素3402.1，因而行选开关3406.1和输出开关3422.1可以关闭。所述电流源3408可以给选择的化学敏感的晶体管3404.1提供电流。所述电阻器3424可以用于将在选择的化学敏感的晶体管处的输出电压转换成要积分到电容器Cint3412上的充电电流Iis。可以将放大器3410的输出信号读出为Vout。

与化学检测电路3300的运行类似，化学检测电路3400的运行可以具有积分阶段和清除电荷的清除阶段。在积分阶段中，开关3420可以关闭，且开关3416和3420可以开启。在读出输出信号Vout以后，运行可以进入第二阶段，在这期间，开关3416和3420可以关闭，且开关3418可以开启以消除堆积在电容器Cint3412上的电荷。

在一个实施方案中，每个化学敏感的晶体管3404.1-3404.N可以是离子敏感的场效应晶体管(ISFET)，且每个行选开关3406.1-3406.N可以是晶体管。每个输出开关3422.1-3422.N也可以是晶体管。

此外，与化学检测电路3300类似，ADC可以将化学检测电路3400的输出信号Vout转换成数字信号。例如，使用单斜率积分ADC或双斜率积分ADC，可以数字化充电电流Iis。在其它实施方案中，通过其它已知的模拟-至-数字(A/D)转换技术，可以将化学检测电路3400的输出信号Vout转换成数字信号。

此外，在一个实施方案中，电阻器3424的电阻可以在系列行选开关(例如，3406.1-3406.N)的电阻中占优势，以限制要在电容器Cint3412上积分的电流。

图35解释了根据本发明另一个实施方案的另一个化学检测电路3500的框图。所述化学检测电路3500可以具有通道晶体管3524，后者替代化学检测电路3400的电阻器3424。除了晶体管3524以外，化学检测电路3500的其它部件可以与化学检测电路3400相同。所述通道晶体管3524可以具有门极电压V偏压，后者与一些独立于过程、电压和温度(PVT)的偏压电路相连。可以设计该通道晶体管3524的上电阻(on-resistance)，以在像素中的系列行选开关的电阻中占优势。

图36解释了根据本发明的一个实施方案用于产生化学检测电路输出的过程3600。所述过程3600可以由上面关于图33-35 3300所述的化学检测电路、3400和3500执行。所述过程3600可以在步骤3602处开始，在此处，可以选择化学检测像素用于读出。如图33所示，例如，当选择化学检测像素3302.1时，行选开关3306.1可以关闭。可替换地，如图34和35所示，例如，当选择化学检测像素3402.1时，行选开关3406.1和输出开关3422.1可以关闭。

然后，过程3600可以前进至步骤3604。在步骤3604处，过程3600可以将来自化学检测像素的读出电流积分至积分器。如上所述，所述读出电流可以由在选择的化学检测像素的门接线端处的电压变化造成。在一个实施方案中，如图33所示，化学检测像素可以以电流模式起作用，选择的化学检测像素可以供给读出电流，以给积分器的电容器充电。在另一个实施方案中，如图34和35所示，化学检测像素可以以电压模式起作用，电阻器或通道晶体管可以将来自化学检测像素的输出电压转换成电流，以给积分器的电容器充电。

然后，在步骤3506处，过程3600可以读出积分器的输出电压。如上所述，积分器的输出电压(在放大器3310的输出处的Vout或放大器3410的输出)可以具有比瞬时电压测量更好的信噪比(SNR)，用于检测由化学检测像素分析的分析物的离子浓度。

尽管在上述的描述中，可以将化学敏感的晶体管描述为PMOS装置，它们在一个实施方案中也可以实现为NMOS装置。此外，在一个实施方案中，开关(例如，行选开关、输出开关、电荷清除开关)可以在PMOS或NMOS晶体管中实现。

阵列构型和读出方案

描述的实施方案可以提供化学检测电路，后者可以包含：在第一侧处的多个第一输出电路，和在所述化学检测电路的第二且相对侧处的多个第二输出电路。所述化学检测电路可以另外包含多个像素板(tile)，所述像素板每个置于相应的第一和第二输出电路对之间。每板阵列可以包括4个象限的像素。每个象限可以具有命名为第一列的列，后者与第二列交错。每个第一列可以与第一和第二象限中的相应的第一输出电路连接，且与第三和第四象限中的相应的第二输出电路连接。每个第二列可以与第一和第二象限中的相应的第二输出电路连接，且与第三和第四象限中的相应的第一输出电路连接。

有些实施方案还可以提供化学检测系统，后者可以包含母板，所述母板具有：至少一个中央处理器、与所述母板联接的输出装置和与所述母板连接的化学检测读出板。所述化学检测读出板可以具有化学检测电路，后者可以包含在第一侧处的多个第一输出电路，和在所述化学检测电路的第二且相对侧处的多个第二输出电路。所述化学检测电路可以另外包含多个像素板(tile)，所述像素板每个置于相应的第一和第二输出电路对之间。每板阵列可以包括4个象限的像素。每个象限可以具有命名为第一列的列，后者与第二列交错。每个第一列可以与第一和第二象限中的相应的第一输出电路连接，且与第三和第四象限中的相应的第二输出电路连接。每个第二列可以与第一和第二象限中的相应的第二输出电路连接，且与第三和第四象限中的相应的第一输出电路连接。

其它实施方案可以提供从化学检测电路读出数据的方法。所述方法可以包括：选择板的第一象限以读出数据，选择一个第一列组和一个第二列组，从位于化学检测电路的第一侧处的第一输出针集合读出所述第一列组的数据，从位于化学检测电路的第二侧处的第二输出针集合读出所述第二列组的数据，并重复下一个第一列组和第二列组的选择和数据读出，直到读出所有剩余的第一象限列。

图37解释了根据本发明的一个实施方案的化学检测电路3700的框图。所述化学检测电路3700可以包含：多个像素板3702.1-3702.N和3704.1-3704.N、输出电路3706和3708、控制逻辑和数字接口3710和偏压电路和诊断输出逻辑3712。每板3702.1-3702.N和3704.1-3704.N可以包括在列中形成的像素，其中每列含有许多行。例如，每板可以含有6848列x11136行的像素。所述板3702.1-3702.N可以形成片(例如，顶片)，且板3704.1-3704.N可以形成另一个片(例如，底片)。所述多个板3702.1-3702.N和3704.1-3704.N可以形成簇集的像素阵列。所述输出电路3706和3708可以放在所述板的2个相对侧(例如，顶和底)处。所述输出电路3706和3708、控制逻辑和数字接口3710、和偏压电路和诊断输出逻辑3712可以各自含有多个针，用于化学检测电路3700的输入和输出数据。在一个实施方案中，可以在集成电路芯片上形成化学检测电路3700。此外，在一个实施方案中，输出电路3706和3708可以包括模拟-至-数字转换器(ADC)，以产生数字输出。此外，在一个实施方案中，2个片可以独立地运行，并暴露于不同的分析物。例如，当读出顶板的数据时，可以冲洗出底板的流体，用于另一轮试验。这可以与双通道流动池(例如，固定在化学检测电路3700的顶部)结合使用，其中2个不同的流动通道可以同时执行不同的任务。

每板3702.1-3702.N和3704.1-3704.N的像素可以分成4个象限，且可以从顶部或底部读出在每个像素处产生的数据。在一对板内的像素的一种示例性构型显示在图38A中。

图38A解释了根据本发明的一个实施方案的化学检测电路3700(图37)的组件的框图3800。如图38A所示，板3702.1可以包含4个象限：左上(TL)象限3802、右上(TR)象限3804、左下(BL)象限3806、右下(BR)象限3808；和4个行选寄存器：左上行选寄存器3828、右上行选寄存器3836、左下行选寄存器3830、右下行选寄存器3838。所述板3704.1可以包含4个象限：左上象限3816、右上象限3818、左下象限3812、右下象限3814；和每个针对各自的象限的4个行选寄存器：左上行选寄存器3832、右上行选寄存器3844、左下行选寄存器3834、右下行选寄存器3846。所述板3702.1和3704.1可以共享电流源和拌和块(swizzles block)3810。所述电流源和拌和块3810可以夹在板对之间。此外，板3702.1和3704.1可以共享顶和底输出电路，包括通道电路3820和3822、列多路转换器3848和3850、输出多路转换器3824和3826和输出缓冲器3840和3842。所述通道电路3820和3822可以包括采样保持(S/H)电路。在一个实施方案中，板的每个象限可以包含多个列，每个列可以包括多个行。例如，象限可以具有1712列，每个列可以含有2784行像素。在一个实施方案中，每板可以包括参照像素。例如，在每板的外围处的预定数目(例如，4)的像素列和/或行可以指定为参照像素。所述参照像素可以用于产生代表背景的信号，且不暴露于分析物。

当根据象限的相应的行选寄存器选择一行像素时，每列可以产生输出信号。在一个实施方案中，每个象限列可以命名为第一或第二列(例如，奇数列或偶数列)，且可以从顶或底输出电路读出输出信号。可以将列分组，用于平行的读出运行。也就是说，第一列组或第二列组(n列，n是比1大的整数)可以同时平行地一起读出。例如，如果n等于8，奇数列组可以是列[1:8]、[17:24]、[33:40]等，且偶数列组可以是[9:16]、[25:32]、[41:48]等。列组可以根据它们所在的象限进行连接。对于左上象限(例如，3802、3812)，奇数列组可以与在第一侧处的输出电路(例如，顶输出电路，包括通道电路3820、列多路转换器3848、输出多路转换器3824和输出缓冲器3840)连接，偶数列组可以与在第二侧处的输出电路(例如，底输出电路，包括通道电路3822、列多路转换器3850、输出多路转换器3826和输出缓冲器3842)连接。对于右上象限(例如，3804、3814)奇数列组可以与在第一侧处的输出电路连接，且偶数列组可以与在第二侧处的输出电路连接。对于左下象限(例如，3806、3816)，奇数列组可以与在第二侧处的输出电路连接，且偶数列组可以与在第一侧处的输出电路连接。对于右下象限(例如，3808、3818)，奇数列组可以与在第二侧处的输出电路连接，且偶数列组可以与在第一侧处的输出电路连接。

在一个实施方案中，第一列组和第二列组可以形成数据通道，所述数据通道从输出电路的第一或第二侧同时地一起读出。每个数据通道可以包含一个第一列组和一个第二列组，它们位于输出电路第一侧和输出电路第二侧之间的每个象限中(例如，来自TL3802、BL3806、BL3816、TL3812中的每一个的n个第一列和n个第二列)。

读出运行可以使用用于选择行的行选移位寄存器(例如，垂直移位寄存器)和用于选择列的列移位寄存器(例如，水平移位寄存器)。当运行开始时，在电流源和拌和块3810内部的开关可以被激活，以提供驱动电流给信号线，可以禁止未使用的流动池的任何像素选择线，且可以复位所有行和列移位寄存器。然后，垂直移位寄存器可以开始以1的增量计数，且水平移位寄存器可以开始以16的增量计数。帧的数据可以自复位以后从选择TL、TR、BL和BR的行1的垂直移位寄存器开始。在一个实施方案中，词语“拌和”可以表示这样的构型：在顶电路中穿过一列的金属线可以在顶和底电路之间的空间中路由，其路由方式使得，它穿过底电路中的不同列，如下面在图40中所示。

读出运行可以从TL象限(例如，TL象限3802)开始。通过水平移位寄存器，可以选择在TL3802中的第一组奇数列(例如，n个第一列[1:8])和在TL 3802中的第一组偶数列(例如，n个第二列[9:16])。在TL 3802的第1行中的选择的奇数列像素可以通过通道电路3820、列多路转换器3848、输出多路转换器3824路由至顶输出，然后它们可以通过顶输出缓冲器3840读出。与此同时，在TL的第1行中的选择的偶数列像素可以穿过通道电路3822、列多路转换器3850、输出多路转换器3826路由至底输出，然后它们可以通过底输出缓冲器3842读出。

在上述读出时间中，在TL3802的第1行中的下一组奇数像素(例如，列[17:24])可以经由通道电路3820与顶列多路转换器3848和输出多路转换器3824连接。类似地，在TL 3802的第1行中的下一组偶数像素(例如，列[25:32])可以经由通道电路3822与底列多路转换器3850和输出多路转换器3826连接。然后，顶和底输出多路转换器3824和3826可以转换它们各自的多路转换器，随后，在TL3802的第1行中的下一组奇数像素可以通过顶输出读出，且在TL3802的第1行中的下一组偶数像素可以通过底输出读出。这可以持续，直到来自TL3802的第1行的所有像素已经被读出。在第1行读出结束时，TL 3802的垂直移位寄存器可以转移至下一行，输出可以开始稳定化。

在结束TL象限3802的第1行以后，读出运行可以继续至TR象限3804。通过水平移位寄存器，可以选择在TR象限3804中的第一组奇数列(例如，列[1:8])和在TR象限3804中的第一组偶数列(例如，列[9:16])。然后，在TR象限3804的第1行中的选择的第一组奇数列像素可以通过通道电路3820、列多路转换器3848、输出多路转换器3824路由至顶输出，然后它们可以通过顶输出缓冲器3840读出。与此同时，在TR 3804的第1行中的选择的第一组偶数列像素[9:16]可以通过通道电路3822、列多路转换器3850、输出多路转换器3826路由至底输出，然后它们可以通过底输出缓冲器3842读出。

在上述读出时间中，在TR 3804的第1行中的下一组奇数像素(例如，列[17:24])可以经由通道电路3820与顶列多路转换器3848和输出多路转换器3824连接。类似地，在TR 3804的第1行中的下一组偶数像素(例如，列[25:32])可以经由通道电路3822与底列多路转换器3850和输出多路转换器3826连接。然后，顶和底输出多路转换器3824和3826可以转换它们各自的多路转换器，随后，在TR 3804的第1行中的下一组奇数像素可以通过顶输出读出，且在TR 3804的第1行中的下一组偶数像素可以通过底输出读出。这可以持续，直到来自TR 3804的第1行的所有像素已经被读出。在第1行读出结束时，TR 3804的垂直移位寄存器可以转移至下一行，输出可以开始稳定化。

在结束TR象限3804的第1行以后，读出运行可以继续至BL象限3806。通过水平移位寄存器，可以选择在BL象限3806中的第一组奇数列(例如，列[1:8])和在BL象限3806中的第一组偶数列(例如，列[9:16])。然后，在BL象限3806的第1行中的选择的第一组奇数列像素可以通过通道电路3822、列多路转换器3850、输出多路转换器3826路由至底输出，然后它们可以通过底输出缓冲器3842读出。与此同时，在BL3806的第1行中的选择的第一组偶数列像素[9:16]可以通过通道电路3820、列多路转换器3848、输出多路转换器3824路由至顶输出，然后它们可以通过顶输出缓冲器3840读出。

在上述读出时间中，在BL3806的第1行中的下一组奇数像素(例如，列[17:24])可以经由通道电路3822与底列多路转换器3850和输出多路转换器3826连接。类似地，在BL 3806的第1行中的下一组偶数像素(例如，列[25:32])可以经由通道电路3820与顶列多路转换器3848和输出多路转换器3824连接。然后，顶和底输出多路转换器3824和3826可以转换它们各自的多路转换器，随后，在BL3806的第1行中的下一组奇数像素可以通过底输出读出，且在BL3806的第1行中的下一组偶数像素可以通过顶输出读出。这可以持续，直到来自BL3806的第1行的所有像素已经被读出。在第1行读出结束时，BL 3806的垂直移位寄存器可以转移至下一行，输出可以开始稳定化。

在结束BL象限3806的第1行以后，读出运行可以继续至BR象限3808。通过水平移位寄存器，可以选择在BR象限3808中的第一组奇数列(例如，列[1:8])和在BR象限3808中的第一组偶数列(例如，列[9:16])。然后，在BR象限3808的第1行中的选择的第一组奇数列像素可以通过通道电路3822、列多路转换器3850、输出多路转换器3826路由至底输出，然后它们可以通过底输出缓冲器3842读出。与此同时，在BR象限3808的第1行中的选择的第一组偶数列像素[9:16]可以通过通道电路3820、列多路转换器3848、输出多路转换器3824路由至顶输出，然后它们可以通过顶输出缓冲器3840读出。

在上述读出时间中，在BR象限3808的第1行中的下一组奇数像素(例如，列[17:24])可以经由通道电路3822与底列多路转换器3850和输出多路转换器3826连接。类似地，在BR象限3808的第1行中的下一组偶数像素(例如，列[25:32])可以经由通道电路3820与顶列多路转换器3848和输出多路转换器3824连接。然后，顶和底输出多路转换器3824和3826可以转换它们各自的多路转换器，随后，在BR象限3808的第1行中的下一组奇数像素可以通过底输出读出，且在BR象限3808的第1行中的下一组偶数像素可以通过顶输出读出。这可以持续，直到来自BR象限3808的第1行的所有像素已经被读出。在第1行读出结束时，BR象限3808的垂直移位寄存器可以转移至下一行，输出可以开始稳定化。

读出所有4个象限的第1行以后，运行可以返回TL，且可以重复所述模式，直到读出TL、TR、BL和BR中的所有行，以结束一个板(例如，3702.1)的一个帧。然后，所述运行可以在下一个板(例如，3702.2)中进行。该方案可以允许在象限中的行n在读出来自所有4个象限的行n所需的时间的3/4中稳定化。

在一个实施方案中，可以执行读出运行，每次完成一个象限。也就是说，在已经完成象限的一行以后，移动至同一象限的下一行；并仅在同一象限的所有行完成以后才继续进入下一象限。

在一个实施方案中，在顶片处的板(例如，3702.1～3702.N)可以并行地运行，且在底片处的板可以与对应的顶片板交替地运行(例如，3702.1和3704.1交替地运行)。

图38B解释了根据本发明的一个实施方案，在不同象限板中的转移方向。如图38B所示，在一个实施方案中，读出运行可以从板的中心开始，并向外移动(例如，增加行和列选寄存器)。

图39解释了根据本发明的一个实施方案的化学检测电路3700的数据通道3900的部件的框图。所述数据通道3900可以包含：TL象限3802的n个第一列3902和n个第二列3904，和BL象限3806的n个第一列3908和n个第二列3906。图39仅显示了在顶片中的数据通道3900(例如，板3702.1的TL象限3802和BL象限3806)。尽管没有显示，数据通道3900可以另外包含在板3704.1的TL象限3812和BL象限3816各自中的n个第一列和n个第二列。如图39所示，数据通道3900可以具有2个2n信号线，其中顶2n信号线与在右侧处的输出通道电路3820连接。尽管没有显示，底2n信号线可以与在左侧的输出通道电路3822连接。所述n个第一列3902和所述n个第二列3906的像素可以每个与各自的顶2n信号线连接。所述n个第二列3904和所述n个第一列3908的像素可以每个与各自的底2n信号线连接。在2n信号线的左侧处的电流源和拌和块3810可以提供2n个电流源，所述电流源每个可以驱动各自的信号线。此外，所述2n信号线可以在电流源和拌和块3810中拌和(以后将参考图40描述拌和的一个示例性实施方案的细节)。

在运行过程中，来自顶2n信号线的数据可以从通道电路3820、列多路转换器3848、输出多路转换器3824和输出缓冲器3840读出，且底2n信号线可以从在左侧的对应电路读出。

图40解释了根据本发明的一个实施方案的化学检测电路3700(图37)的信号线的拌和构型。在化学检测电路3700的一个实施方案中，可以存在2条穿过每列布置的输出线，使得像素列可以与在化学检测电路3700的顶部处的列电路(例如，IC芯片)连接，或与在化学检测电路3700的底部处的列电路连接。列输出线可以布满模具的整个高度，且可以非常长，因此可以易于串扰。为了减少串扰，可以在化学检测电路3700的中央(例如，在图38A的电流源和拌和块3810中)拌和列输出线。如图40所示，4个列可以具有8条线(例如，每列可以含有2条线)。每条线可以与顶列电路4002或底列电路4004连接。例如，线A、D、E和H可以与顶列电路4002连接，且线B、C、F和G可以与底列电路4004连接。可以在中央拌和8条线的次序。例如，线A的顶半部可以运行穿过列1的像素，且线A的底半部可以运行穿过列2的像素，线B的顶半部可以运行穿过列1的像素，且线B的底半部可以运行穿过列3的像素，线C的顶半部可以运行穿过列2的像素，且线C的底半部可以运行穿过列1的像素，线D的顶半部可以运行穿过列2的像素，且线D的底半部可以运行穿过列4的像素，线E的顶半部可以运行穿过列3的像素，且线E的底半部可以运行穿过列1的像素，线F的顶半部可以运行穿过列3的像素，且线F的底半部可以运行穿过列4的像素，线G的顶半部可以运行穿过列4的像素，且线G的底半部可以运行穿过列2的像素，线H的顶半部可以运行穿过列4的像素，且线H的底半部可以运行穿过列3的像素。在一个实施方案中，对于每4列，可以重复根据图40所示模式的拌和。结果，可以使串扰减少多达50％。

图41解释了根据本发明的一个实施方案，用于输出来自化学检测电路的数据的过程4100。所述过程4100可以由化学检测电路3700执行。所述过程4100可以在步骤4102处开始，在该处，可以选择板的第一象限来读出数据。如上面关于图38A所述，例如，通过在左上象限3802处开始，可以执行板(例如，3702.1)的读出运行。然后，过程4100可以进行至步骤4104。在步骤4104处，过程4100可以选择一个第一列组和一个第二列组。如上所述，读出运行可以在第一列组和第二列组(例如，奇数列[1:8]和偶数列[9:16])中执行。然后，在步骤4106处，过程4100可以读出来自第一输出针集合(例如，顶输出缓冲器3840)的第一列组的数据和来自第二输出针集合(例如，底输出缓冲器3842)的第二列组的数据。

然后，过程4100可以进行至步骤4108。在步骤4108处，过程4100可以重复下一组第一列和下一组第二列的选择和数据读出，直到读出第一象限的所有剩余列。例如，化学检测电路3700可以重复第一象限(例如，TL象限3802)的所有剩余列的奇数列组[17:24]、[33:40]等和偶数列组[25:32]、[41:48]等的读出运行。

图42解释了根据本发明的一个实施方案的化学检测的系统体系结构4200。所述系统体系结构4200可以包含母板4202、输出装置4208、读出板4210和阀板4212。所述母板4202可以包括CPU 4204和存储器4206(例如，双数据速率(DDR)存储装置)。所述CPU 4204可以从2芯放大至6芯。所述存储DDR 4206可以是1GB至96GB DDR3(双数据速率3型)。所述母板4202也可以支持板上RAID(6SATA端口)和图形处理器板(GPU)。所述输出装置4208可以是具有高亮度的彩色显示器(例如，XGA多触摸输入非依赖性的和显示器非依赖性的8线模拟抵抗力的)。所述读出板4210可以包括传感器4218(例如，化学检测电路3700)和其它周围电路(模拟和数字化学传感器的细节分别显示在图43和44中)。所述阀板4212可以包括FPGA 4214和阀控制器4216。在运行过程中，可以给FPGA 4214负载控制逻辑，以控制阀板的运行。所述阀控制器4216可以包括多个阀(例如，30个阀)，所述阀控制器要用传感器4218分析的含有分析物的流体的流动。所述阀板4212可以另外包括热敏电阻器输入、压力传感器输入，且可以另外包括加热器/冷却器控制(未显示)，它们可以控制传感器4218和分析物的加热器/冷却器(例如，以辅助控制样品测试过程中的反应)。在一个实施方案中，母板4202和读出板4210可以根据PCI表达(PCIe)标准连接，读出板4210和阀板4212可以通过在LVDS(低电压差动信号)上面的串行连接相连。

图43解释了根据本发明的一个实施方案的化学检测电路的模拟读出板4300。所述模拟读出板4300可以包括：模拟化学传感器4302、时钟4304、电源4306、LVDS 4308的串行连接、读数器FPGA 4310、存储器4312、ADC 4314、PCIe开关4316、PCIe连接器4318、2个卫星FPGA块4320和4322以及电压参照和DAC块4324。所述模拟化学传感器4302可以是化学检测电路3700的IC芯片实施方案。来自模拟化学传感器4302的模拟数据读出可以被ADC 4314数字化，所述ADC 4314可以使用电压参照和DAC 4324。所述数字化的数据可以发送至卫星FPGA 4320或4322，它们可以执行稳定校正，然后发送至读数器FPGA 4310。所述读数器FPGA 4310可以缓冲在存储器4312中的数据，所述存储器4312可以包括多个DDR存储器块。所述读数器FPGA 4310还可以执行帧平均化(例如，多个帧之间的平均像素数据值；这是可能的，因为模拟化学传感器可以以比所需更高的帧率(例如，30FPS)读出数据)或可变速率帧平均化(例如，平均化在不同速率的像素时间历史的不同部分)，然后经由PCIe开关4316和PCIe连接器4318将数据发送至服务器母板(例如，图42的母板4202)。所述PCIe开关4316可以包括多路转换器，后者多路连接至PCIe连接器4318的PCIex 16连接。所述LVDS 4308可以提供与阀板(例如，图42的阀板4212)的串行连接。读出板4300的动力可以由电源4306提供，且定时信号可以由时钟4304提供。在一个实施方案中，ADC 4314可以放置在模拟化学传感器4302附近。

图44解释了根据本发明的一个实施方案的化学检测电路的数字读出板4400。所述数字读出板4400可以包括：数字化学传感器4402、时钟4404、电源4406、LVDS 4408的串行连接、读数器FPGA 4410、存储器4412、PCIe开关4416和PCIe连接器4418。所述数字化学传感器4402可以是化学检测电路3700(图37)的IC芯片实施方案，其中ADC集成在芯片上，所述芯片在芯片上将输出数据信号数字化。所述时钟4404、电源4406、LVDS 4408的串行连接、读数器FPGA 4410、存储器4412、PCIe开关4416和PCIe连接器4418可以执行与它们在模拟数字读出板4300的对应部分类似的功能。在一个实施方案中，数字化学传感器4402可以放置在与数字读出板4400分离的可替换板上。

图45解释了根据本发明的一个实施方案的化学检测电路的输出构型的框图4500。所述框图4500可以显示出模拟前端和来自模拟化学检测器4502的模拟数据输出的噪音计算。所述DAC 4504可以根据数字参考值产生模拟信号，且来自DAC 4504的模拟信号可以被缓冲器4506.1-4506.4缓冲。来自模拟化学检测器4502的输出可以被放大器4508.1-4508.4放大，且放大的信号可以被低通过滤器4510.1-4510.4过滤。所述过滤的信号可以输入ADC模块4512中，后者可以含有多个差分放大器4514.1-4514.4。所述放大的信号可以穿过另一轮低通过滤器4516.1-4516.4，然后最终由Quad ADC 4518将信号转换成数字数据，并发送至FPGA。所述Quad ADC 4518可以接收来自时钟扇出4524的时钟信号。PLL 4522可以基于来自振荡器4520的信号而产生时钟信号。在一个实施方案中，所述模拟化学检测器4502可以是化学检测电路3700的IC芯片实施方案。

图46解释了根据本发明的一个实施方案的化学检测电路的带宽利用的框图4600。模拟化学检测器4602可以将它的数据发送给多个ADC 4604。所述ADC 4604可以将数字数据发送给FPGA 4606，后者又可以将数据发送给CPU 4608和存储单元4616和4618(例如，DDR3存储器)。所述CPU 4608可以高速缓存在存储器高速缓存4610(例如，DDR3存储器)和硬驱4612和4614中的数据。在一个实施方案中，所述模拟化学检测器4602可以是化学检测电路3700的IC芯片实施方案。在图46中给出的数字可以是理论最大值。所述FPGA 4606可以执行样品的3:1压缩(例如，稳定校正)和帧的2:1或更大压缩(例如帧平均化)。

图47解释了根据本发明的一个实施方案的模拟读出板(例如，图43的模拟读出板4300)的时钟分布的框图4700。基于100MHz振荡器4702，可以产生模拟读出板的不同组件的时钟信号。所述时钟发生器4704可以接收来自100MHz振荡器4702的信号，并产生不同的时钟信号。例如，时钟发生器4704可以产生120MHz时钟信号，所述时钟信号将发送至2个零延迟缓冲器4706.1和4706.2、触发器4716和FPGA 4714的第一PLL(例如，模拟读出板4300的读数器FPGA 4310)。所述零延迟缓冲器4706.1和4706.2可以将120MHz时钟信号提供给ADC的ADC集合4718.1和4718.2，以在例如840MHz的频率将数字化的数据发送至FPGA 4720.1和4720.2(例如，模拟读出板4300的卫星FPGA 4320和4322)。所述FPGA 4714的第一PLL可以将时钟信号发送至在相应的FPGA 4720.1和4720.2中的第一PLL，且也可以在内部将时钟信号发送至FPGA 4714的触发器端口。基于FPGA 4714的触发器端口的输出和来自时钟发生器4704的120MHz时钟信号，所述触发器4716可以产生通道增量/减量信号用于数据读出。所述振荡器4702也可以产生时钟驱动器4708的33MHz时钟信号，所述时钟驱动器4708可以提供分别在FPGA 4720.1和4720.2中的第二PLL和在FPGA 4714中的第二PLL的时钟信号。在FPGA 4714中的第二PLL可以产生内部时钟(例如，267MHz)。在一个实施方案中，偏置所有这些时钟可以允许传感器的通道输出的同步化和ADC的采样。

外部与模拟板读数器的通信可以基于来自PCIe连接器的100MHz时钟信号。来自PCIe连接器的100MHz时钟信号可以被PCIe时钟缓冲器4710缓冲。所述缓冲的100MHz时钟信号可以发送至FPGA4714的第一和第二SerDes PLL(串行化/去串行化锁相环路)，且也可以发送至PCIe开关4712(例如，PCIe开关4316)。

在一个实施方案中，零延迟缓冲器4706.1和4706.2可以实现在ADC采样时钟和化学检测器的数据通道(未显示)之间的不对称调节。在可能的情况下，所述时钟可以是差动LVDS，但是化学检测器的通道的时钟可以是差动低电压正电源射极耦合逻辑(LVPECL)。此外，在一个实施方案中，ADC和数据通道120MHz时钟的组合需要是低颤抖(例如，<15ps–随着拉出～4.5rms)。在一个实施方案中，就模拟化学传感器而言，提供给该传感器的“时钟”可以是“通道增量/减量信号”——从而允许通道开关和ADC采样的同步化。

图48解释了根据本发明的一个实施方案的系统组件的动力分布的框图4800。APC电源4802可以与AC输入联接。阀板4804(例如，系统体系结构4200的阀板4212)可以通过2个4-针连接器接收来自PC电源4802的动力。母板4806(例如，系统体系结构4200的母板4202)可以通过2个8-针连接器和1个24-针连接器接收来自PC电源4802的动力。用于给母板4806提供动力的24-针电缆可以是“Y-电缆化的”，也给读出板4808(例如，系统体系结构4200的读出板4210，其可以是模拟读出板(例如，4300)或数字读出板(例如，4400))提供动力。所述读出板4808可以包括在板上的电源4810，后者可以包括多个动力调节器(例如，低失控线性调节器、可编程的输出低失控调节器)和/或DC/DC电源(例如，高电压高电流DC/DC电源)。在一个实施方案中，可以用主读出板时钟同步化所有DC/DC切换电源。这可以保持来自电源的任意切换噪音相对于在别处使用的时钟“搏动”。此外，切换电源的时钟可以在时间上安排成，使得在PC电源上的瞬时电流负载最小化。

图49解释了根据本发明的一个实施方案的模拟读出板的DAC的框图4900。所述DAC构型4900可以包括：电压参照4902、DAC 4904、包括电阻器4906和电容器4908的低通过滤器。过滤的信号可以被运算放大器4910放大。来自运算放大器4910的输出可以被珠4912和多个电容器4914(例如，大块LPF/LF电荷)过滤。过滤的信号然后可以经由局部解耦电路(例如，电容器4918和对应的电阻器4920)发送至运算放大器4916.1-4916.4的第一输入。通向运算放大器4916.1-4916.4的第二输入可以是相应的通道输入4924.1-4924.4。运算放大器4916.1-4916.4的输出可以经由相应的反馈电阻器4922.1-4922.4反馈给第一输入。在一个实施方案中，可以将多个DAC提供给通道偏离、参照电压、电极驱动器、内建自测试(BIST)驱动器和ISFET偏压。

图50解释了根据本发明的一个实施方案的模拟读出板5000的FPGA构型的框图。所述模拟读出板5000可以是模拟读出板4300的一个实施方案。所述模拟读出板5000可以包含多个ADC模块5002.1和5002.2、2个卫星FPGA 5004.1和5004.2(例如，卫星FPGA 4320和4322)、读数器FPGA 5006(例如，读数器FPGA 4310)和它的存储器模块5008.1和5008.2、APCIe开关5010(例如，PCIe开关4316)、模拟化学传感器5012(例如，模拟化学传感器4302)、LVDS驱动器和接收器5014(例如，LVDS 4308)和多个DAC模块5016和5018。在一个实施方案中，ADC模块5002.1和5002.2的每个ADC可以包括PLL。所述卫星FPGA 5004.1和5004.2可以执行样品平均化，它们可以由来自读数器FPGA 5006的Dstrobe信号和在卫星FPGA 5004.1和5004.2中的软件设置控制。此外，在一个实施方案中，可以从存储器模块5008.1和/或5008.2加载读数器FPGA 5006的控制逻辑，所述存储器模块可以是保持2种图像的SPI闪存装置(例如，EEPROM)：(1)默认“加载”图像，和(2)电流运行时间图像。卫星FPGA 5004.1和5004.2的控制逻辑(例如，图像)可以通过来自PCIe上的母板(例如，母板4202)的读数器FPGA 5006加载。此外，在一个实施方案中，FPGA(包括阀FPGA 4214)可以去配置，并通过APCIe复位重新加载。并且，一旦PCIe FPGA可以程序化，可以触发PCI计数。

图51解释了根据本发明的一个实施方案的读出板5100的FPGA动力监测的框图。所述读出板5100可以是读出板4808的一个实施方案。所述读出板5100可以包含电源模块5102(例如，电源4810)，后者接收来自24针连接器5106的5V和12V输入。所述电源模块5102可以提供动力给读数器5104的其余部分。通过多个电压监视器5108和5112，可以监测来自电源模块5102的输出电压。第一电压监视器5108可以从24针连接器5106接收它的电源VCC，并且如果监测的电压(包括VCC)之一偏离预定的电压水平超过一定阈值(例如，1.5％偏差)，则产生复位RST信号。来自电压监视器5108的RST信号可以被或门5116用来自APCIe连接器5110的复位信号“或”化。或门5116的输出可以输入为第二电压监视器5112的监测电压，所述第二电压监视器5112也可以从24针连接器5106接收它的电源VCC，并且如果监测的电压(包括VCC)之一偏离预定的电压水平超过一定阈值(例如，1.5％偏差)，则产生复位RST信号。来自电压监视器5112的RST信号可以发送至时钟驱动器5114，后者可以产生复位信号和nCONFIG信号给读数器5104的其余部分。来自时钟驱动器5114的复位信号可以发送至读出板的APCIe开关。来自时钟驱动器5114的nCONFIG信号可以发送至读出板的FPGA，以造成FPGA重新加载。在一个实施方案中，用来自PCIe连接器5110的复位信号将来自电压监视器5108的RST信号“或”化，可以确保nCONFIG脉冲宽度需求得到满足。

列ADC和串化器电路

描述的实施方案可以提供一种化学检测电路，后者可以包含化学敏感的像素列。每个化学敏感的像素可以包含化学敏感的晶体管和行选装置。所述化学检测电路可以另外包含：与化学敏感的像素列联接的列接口电路，和与列接口电路联接的模拟-至-数字转换器(ADC)。

有些实施方案还可以提供一种化学传感器，后者可以包含多个化学敏感的像素列。每列可以包含多个形成行的化学敏感的像素。每个化学敏感的像素可以包含化学敏感的晶体管和行选装置。所述化学传感器可以另外包含：与化学敏感的像素列联接的列接口电路，和与列接口电路联接的模拟-至-数字转换器(ADC)。

其它实施方案可以提供一种产生化学检测电路的输出信号的方法。所述方法可以包括：通过化学检测电路的行解码器产生行选信号。所述化学检测电路可以具有像素阵列，所述像素阵列包括化学检测像素列。每个化学检测像素可以包括化学敏感的晶体管和行选装置。所述方法可以另外包括：将行选信号施加于选择的化学检测像素的相应的行选装置上，通过模拟-至-数字转换器(ADC)，将在化学检测像素列的读出信号线处的模拟信号转换成数字信号，并将转换的数字信号输出为化学检测电路的输出信号。

描述的实施方案可以另外提供一种化学检测电路，后者可以包含像素阵列，所述像素阵列包括多个形成列和行的化学敏感的像素。每个化学敏感的像素可以包含化学敏感的晶体管和行选装置。所述化学检测电路可以另外包含：一对模拟-至-数字转换器(ADC)电路块、分别与所述一对ADC电路块联接的一对输入/输出(I/O)电路块、和与所述一对I/O电路块联接的多个串行连接线端。

描述的实施方案可以另外提供从化学检测装置读出数据的方法。所述方法可以包括：从化学检测装置的多个化学敏感的像素列平行地读出数据。每个化学敏感的像素可以包含化学敏感的晶体管和行选择装置。所述方法可以另外包括：平行地数字化从所述多个化学敏感的像素列读出的数据，分别串行化每个化学敏感的像素列的平行地数字化的数据，并平行地将缓冲的数字化的数据传送到多个串行连接。

图52解释了根据本发明的一个实施方案的数字化学检测电路5200。所述数字化学检测电路5200可以是IC芯片，所述IC芯片包括：像素阵列5202、行解码器5204.1和5204.2、列ADC 5206.1和5206.2、I/O电路5208.1、多个偏压电路5210.1-5210.3、时序仪5212和5208.2和多个输出线端D[0]-D[N-1]。所述像素阵列5202可以包含形成列的化学检测像素，其中每列包括多个像素行。在一个实施方案中，像素阵列5202可以包括许多像素板，且所述板可以放置在片中，如上面关于图37所述。所述行解码器5204.1和5204.2可以基于控制逻辑产生像素行的行选信号。

在一个实施方案中，列ADC 5206.1和5206.2可以包括多个ADC，每个ADC与一列相对应。在另一个实施方案中，列ADC 5206.1和5206.2可以包括多个ADC，且每个ADC可以在几个列之间共有(例如，使用一个或多个多路转换器)。此外，在一个实施方案中，所述列ADC 5206.1和5206.2可以执行偏离取消。

偏压电路5210.1-5210.3可以在芯片上产生化学检测电路5200所需的所有偏压和参比电压。也就是说，化学检测电路5200不必具有任何外部模拟参照。所述偏压电路5210.1-5210.3可以需要外部电源(诸如VDDA)来起作用。所述时序仪5212可以为化学检测电路5200提供内部定时信号。

所述多个输出线端D[0]-D[N-1]可以提供与在IC芯片外部的一个或多个装置的串行连接。所述串行连接可以使用印刷电路板传输线。在传输线上的信令可以使用差动信号或CMOS信令。所述差动信号可以是任何差动信号方案，例如，低电压差动信号(LVDS)或电流型逻辑(CML)。在一个实施方案中，输出针的一半可以放在芯片5200的一侧上，且另一半可以放在相对侧上。数字N可以是偶数(例如，24、32)。此外，在一个实施方案中，串行接口可以是可编程的。例如，驱动器的强度可以程序化，并为给定的系统调制。驱动器类型(LVDS、CML、CMOS)也可以程序化。此外，可以激活或消除在芯片上终止。可以构建所述方案的不同方面，诸如行程长度控制和格式。

图53解释了根据本发明的一个实施方案，图52的数字化学检测电路的输出电路的更详细框图5300。如图53所示，列接口5302可以与像素阵列(例如，像素阵列5202)连接，以读出像素阵列的数据。列比较器5304可以包括多个比较器(例如，ADC)。在一个实施方案中，列比较器5304可以执行偏离取消。

DAC 5312.1和5312.2可以为列比较器5304提供参比电压，以执行模拟-至-数字转换。一对门闩线路块5306和5308可以为输出数据提供缓冲器。根据格雷码块5314.1和5314.2提供的控制，所述数字化的数据可以从列比较器首先发送至A门闩线路5306，然后从所述A门闩线路5306发送至B门闩线路5308。多个输出串化器5310.1-5310.n可以联接在缓冲器和输出线端D[0]-D[n-1](例如，n＝N/2)之间。所述格雷码电路5314.1-5314.2可以将数字计数分配给受比较器5304控制的所有门闩线路，使得当给定的比较器转换时，所述格雷码可以门闩在存储器中。可以设定该格雷码，以与DAC坡道电路同步地计数，所述DAC坡道电路会建立比较器5304的所有比较器的总参照。当总参照降至低于在给定列中保持的像素值时，对应的比较器可以启动。由于比较器可以与时钟异步的转换，可以用格雷码分布计数，其中在任意时间做出仅一个比特转换，以避免无效代码。

在一个实施方案中，每个输出线端可以包含差动信号(例如，低电压差动信号)的2个针。在一个实施方案中，A门闩线路5306可以是主门闩线路，而B门闩线路5308可以是从门闩线路。所述门闩线路可以允许模拟-至-数字转换平行地运行至以前的转换行的读出。

在芯片上偏压和参比电压可以由偏压和参照电路块5316提供。如图53所示，偏压和参照电路块5316可以将偏压和参比电压提供给列接口电路5302、DAC 5312.1和5312.2和格雷码电路5314.1-5314.2。此外，如图53所示，时序仪电路5320可以将定时信号提供给格雷码电路5314.1-5314.2、DAC 5312.1-5312.2、行解码器5318.1-5318.2、像素控制器和列控制器。所述时序仪5320可以与用于复位和试验模式的针TMODE、TEN、RST连接。所述时序仪5320还可以与用于程序化寄存器的针SDA、SCL、CLK连接(利用串行方案诸如SPI)。所述时序仪5320可以如下控制在芯片上的所有定时：在帧周期中前进每行，并在每行时间中将刺激提供给电路。因为所述像素可以以许多不同的方式运行，时序仪5320可以重新程序化，以改变控制信号的运行。

图54解释了根据本发明的一个实施方案的串化器电路5400。所述串化器电路5400可以包含多个移位寄存器5402、比特定位逻辑5406、一对开关式寄存器5406、用于选择开关式寄存器之一的多路转换器5408、用于多路化来自多路转换器5408和内建自测试(BIST)的输出的多路转换器5410、编码器5412、串化器5416和驱动器5418。

移位寄存器5402可以是I/O缓冲器的一部分。在一个实施方案中，如图54所示，可以使用14-位移位寄存器。从移位寄存器转移出的数据可以发送至比特定位逻辑5406，在这里可以比对数据。例如，根据比对控制，可以将14-位数据与8-位数据比对。来自比对逻辑5406的比对数据可以发送至所述的一对开关式寄存器5406，后者锁定含有定时重叠的每个平行字，以防止数据中的假信号。

然后，多路转换器5408可以选择所述一对开关式寄存器5406之一，以将它的数据输出至多路转换器5410。所述多路转换器5410可以选择来自多路转换器5408的输出数据或要发送至编码器5412的BIST数据。为了实现DC平衡，可以使用编码方案诸如8b/10b。因而，在一个实施方案中，编码器5412可以是8B10B编码器。应当指出，也可以使用其它编码方案。来自编码器5412的编码数据可以在串化器5413中串行化，并通过驱动器5418发送出。在一个实施方案中，所述串化器5413可以由PLL时钟信号驱动。在一个实施方案中，所述驱动器5418可以构造成通过低电压差动信号来传递数据信号。在一个实施方案中，所述驱动器5418可以以差动模式工作，其中在每个传送时钟信号处可以传递1个比特，且所述一对输出针可以携带差动数据对。在另一个实施方案中，所述驱动器5418可以以双通道模式工作，其中输出线端的输出针对可以在每个传送时钟循环中平行地传送2个比特。

图55解释了更详细的框图5500。如图55所示，串化器5413可以包含多个寄存器5502、一对多路转换器5504、一对寄存器5506、多路转换器5508和缓冲寄存器5510。所述寄存器5502可以各自保留编码的数据的一个比特。所述寄存器5502可以在为PLL时钟信号的1/10的时钟速度工作。来自寄存器5502的输出可以发送至所述一对多路转换器5504。每个多路转换器5504可以产生输出，所述输出将发送至所述一对寄存器5506之一。所述一对寄存器5506可以在PLL时钟信号的时钟速度的一半运行。来自所述一对寄存器5506的输出可以输入给多路转换器5508，后者可以选择来自所述一对寄存器5506的输出之一作为输出。来自多路转换器5508的输出可以发送至缓冲寄存器5510。所述缓冲寄存器5510可以在PLL时钟信号的时钟速度运行，以将它的内容发送给驱动器5418。

图56解释了根据本发明的一个实施方案的数字化学检测电路的框图。图56显示了根据本发明的一个实施方案的数字化学检测电路的一种设计。

图57解释了根据本发明的一个实施方案的另一个数字化学检测电路的框图。图56显示了根据本发明的一个实施方案的数字化学检测电路的另一种设计。

图58解释了根据本发明的一个实施方案的另一个数字化学检测电路5800的框图。所述数字化学检测电路5800可以包含像素阵列5802、多个输出电路5804.1-5804.2、多个串行输出电路5806.1-5806.2、多个行选择电路5808.1-5808.2、时钟树5810和多个温度计5812。所述像素阵列5802可以是在图14A中所示的2T像素阵列1400，且包含多个根据图14A构建的2T像素。所述行选择5808.1-5808.2可以是如上面关于图52-53所述的行解码器。并且，输出电路5804.1-5804.2可以包括：列接口、偏离取消和列ADC，如上面关于图52-53所述。所述串行输出电路5806.1-5806.2可以包括，上面关于图52-55所示的串化器电路。所述时钟树5810可以是上面关于图52-53所述的时序仪的一个实施方案。在一个实施方案中，所述数字化学检测电路5800可以包括4个放置在芯片上的温度计。此外，在一个实施方案中，所述4个温度计可以放置在像素阵列5802的4个角处或附近。

本文具体地解释和描述了本发明的几个实施方案。但是，应当理解，上述教导覆盖本发明的改进和变体。在其它情况下，没有详细描述公知的操作、组件和电路，以免影响对实施例的理解。可以理解，本文所公开的具体结构和功能细节可以是代表性的，而不一定限制实施方案的范围。例如，用NMOS描述了一些实施方案。技术人员会理解，也可以使用PMOS。

本领域技术人员从前面的描述可以理解，本发明可以以多种形式实现，且各个实施方案可以单独地或组合地实现。因此，尽管已经结合其具体实施例描述了本发明的实施方案，不应如此限制本发明的实施方案和/或方法的真实范围，因为熟练的从业人员在研究附图、说明书和下述权利要求以后会明白其它修改。

各个实施方案可使用硬件元件、软件元件或者它们的结合来实现。硬件元件的实例可以包括：处理器、微处理器、电路、电路元件(例如晶体管、电阻器、电容器、电感器等)、集成电路、专用集成电路(ASIC)、可编程逻辑装置(PLD)、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片组等。软件的实例可以包括：软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、应用程序接口(API)、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或者它们的任何结合。确定实施方案是否使用硬件元件和/或软件元件来实现，可根据任何数量的因素而改变，所述因素例如希望的计算速率、功率级、耐热性、处理周期预算、输入数据速率、输出数据速率、存储器资源、数据总线速度以及其它设计或性能限制。

一些实施方案可以例如使用计算机可读介质或产品来实现，所述介质或产品可存储指令或指令集，所述指令或指令集如果被机器执行，会使所述机器执行根据实施方案的方法和/或操作。这样的机器可包括例如：任何适当的处理平台、计算平台、计算装置、处理装置、计算系统、处理系统、计算机、处理器等，并且可使用硬件和/或软件的任何适当组合来实现。所述计算机可读介质或产品可包括例如：任何适当类型的存储器单元、存储器装置、存储器产品、存储器介质、存储装置、存储产品、存储介质和/或存储单元，例如存储器、可移动或不可移动介质、可擦除或不可擦除介质、可写或可重写介质、数字或模拟介质、硬盘、软盘、光盘只读存储器(CD-ROM)、可记录光盘(CD-R)、可重写光盘(CD-RW)、光盘、磁介质、磁光介质、可移动存储卡或盘、各种类型的数字多功能光盘(DVD)、磁带、盒式磁带等。所述指令可以包括任何适当类型的代码，例如源代码、编译代码、解释代码、可执行代码、静态代码、动态代码、加密代码等，所述代码使用任何适当的高级的、低级的、面向对象的、可视的、编译的和/或解释的编程语言来实现。