一种基于FPGA的纳秒级脉冲宽度测量装置及方法与流程

本发明涉及测试技术领域，特别涉及一种基于FPGA的纳秒级脉冲宽度测量装置，还涉及一种基于FPGA的纳秒级脉冲宽度测量方法。

背景技术：

传统的脉冲宽度测量方案，如图1所示，采用时钟直接对被测脉冲信号进行计数，并利用TDC进行前内插及后内插补偿，然后利用公式T＝NT_X+T₁-T₂得到脉冲宽度值。

现有的方案设计原理采用参考时钟直接对脉宽计数的方式，最小脉宽受参考时钟频率限制，比如若要测量1纳秒脉冲信号，则需要的计数时钟达到1GHz，而目前还没有FPGA芯片能工作到如此高的频率上。

而且，现有设计方案采用硬件电路搭建，需要大量的计数芯片、电平转换芯片、驱动芯片等，成本较高，占用印制板空间较大。

同时，现有设计方案受电路元器件工作频率等限制，最大参考时钟频率受限。

技术实现要素：

为解决上述现有技术中的不足，本发明提出一种基于FPGA的纳秒级脉冲宽度测量装置及方法。

本发明的技术方案是这样实现的：

一种基于FPGA的纳秒级脉冲宽度测量装置，采用电平转换芯片将输入的被测脉冲信号由LVTTL电平转换为LVPECL差分电平信号，用以对脉冲信号的起始沿和终止沿进行提取；

采用两个带复位端的D触发器对被测脉冲信号进行闸门同步；

同步后的闸门信号均进入到FPGA中，FPGA实时检测两路闸门信号的电平，当检测到两路闸门信号均为高电平时，利用计时器将两闸门同步延迟预定时间以后，立刻输出复位信号给电路中的所述两个带复位端的D触发器，将其同时复位；

在执行上述步骤后，电路中产生带有被测脉冲信号起始沿信息和终止沿信息的两个新的同步闸门，对于两个新的同步闸门，分别进行时间计数以及TDC内插补偿，得到两个闸门的长度：T₁＝N₁*T₁₀+T₁₁-T₁₂；T₂＝N₂*T₂₀+T₂₁-T₂₂；

接下来，对两个闸门进行减法运算，便得到被测脉冲信号的宽度值T＝T₁-T₂。

可选地，采用可编程小数分频锁相环芯片产生参考时钟信号，可编程小数分频锁相环芯片内置VCO电路、分频电路、鉴相电路，利用FPGA可控制其输出频率值。

可选地，所述两闸门同步延迟预定时间为500ns。

基于上述装置，本发明还提出了一种基于FPGA的纳秒级脉冲宽度测量方法，在进行脉宽测量时，采用双通道时间间隔测量的方式，一个通道利用输入脉冲的上升沿对闸门进行同步，另一个通道利用输入脉冲的下降沿对闸门进行同步，同步闸门均输入到FPGA中，FPGA负责对两路同步闸门进行监测，当监测到两路闸门信号均为高时，延迟预定时间后，同时将两通道的同步闸门进行拉低，得到两个通道新的同步测量闸门，每个通道分别对输入到本通道的新的同步闸门进行时间计数及TDC内插补偿，从而得到同步闸门的宽度数据；然后将两路闸门进行减法运算后便得到输入脉冲的脉宽数据。

可选地，所述延迟预定时间为500ns。

本发明的有益效果是：

(1)大大拓展了可测的最小脉宽，最小可测脉宽达到1纳秒以下量级；

(2)印制板空间会有大幅缩减，电路设计复杂度降、设计成本均大幅降低。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有脉宽测量方案原理示意图；

图2为本发明的基于FPGA的纳秒级脉冲宽度测量装置原理图；

图3为本发明的同步闸门产生原理图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

传统的脉冲宽度测量，采用时钟直接对被测脉冲信号进行计数，其测量方法受时钟频率的限制，最小脉宽只能达到10纳秒量级。

本发明采用在FPGA内部进行时间计数，节省成本及印制板空间，同时采用时间间隔的方式进行脉宽测量，其最小脉宽达到1纳秒以下量级，非常适用于小型化、高性能的测量仪表中。

下面结合说明书附图对本发明的测量装置及测量方法进行详细说明。

如图2所示，本发明的基于FPGA的纳秒级脉冲宽度测量装置，采用电平转换芯片(例如MC100EPT20DTG)将输入的被测脉冲信号由LVTTL电平转换为LVPECL差分电平信号，用以对脉冲信号的起始沿和终止沿进行提取；采用带复位端的D触发器(例如MC10EP51DTG)对被测脉冲信号进行闸门同步，本发明的触发器为ECL电平形式，对脉冲边沿的损耗非常小，不会增加额外的迟滞误差；同步后的闸门信号均进入到FPGA中，FPGA实时检测两路闸门信号的电平，当检测到两路闸门信号均为高电平时，利用计时器将两闸门同步延迟预定时间(例如500纳秒)以后，立刻输出复位信号给电路中的两个D触发器，将其同时复位；在执行上述步骤后，电路中便会产生新的带有被测脉冲信号起始沿信息和终止沿信息的两个新的同步闸门，如图3所示；对于两个新的同步闸门，分别进行时间计数以及TDC内插补偿，得到两个闸门的长度：T₁＝N₁*T₁₀+T₁₁-T₁₂；T₂＝N₂*T₂₀+T₂₁-T₂₂(其中T₁和T₂为被测闸门长度；N₁和N₂为时间计数值；T₁₀和T₂₀为参考时钟周期，二者相等；T₁₁和T₂₁为前内插数据；T₁₂和T₂₂为后内插数据)；接下来，对两个闸门进行减法运算，便得到被测脉冲信号的宽度值T＝T₁-T₂。

本发明中输出参考时钟频率为300MHz，输出幅度达到+10dBm，无谐波及分谐波分量，以及杂散信号，完全满足本方案中对于参考时钟的要求。

优选地，本发明采用可编程小数分频锁相环芯片(例如HMC832LP6GE)产生高性能的参考时钟信号，可编程小数分频锁相环芯片内置高性能的VCO电路、分频电路、鉴相电路等，集成度高，可输出25MHz～3GHz之间的任意信号，利用FPGA可控制其输出频率值。

基于上述测量装置，本发明还提出了一种测量方法，在进行脉宽测量时，采用双通道时间间隔测量的方式，一个通道利用输入脉冲的上升沿对闸门进行同步，另一个通道利用输入脉冲的下降沿对闸门进行同步，同步闸门均输入到FPGA(图2中虚线框内部分功能在FPGA内完成)中，FPGA负责对两路同步闸门进行监测，当监测到两路闸门信号均为高时，延迟一段时间后(这个延迟时间根据高精度TDC内插单元的工作模式确定，在最高时间分辨率模式下TDC内插单元的重触发频率为1MHz，即1us，为保证TDC内插单元能够连续无死区测量，因此延迟时间拟定为500ns)，同时将两通道的同步闸门进行拉低，这样便得到两个通道新的同步测量闸门，每个通道分别对输入到本通道的新的同步闸门进行时间计数及TDC内插补偿，从而得到同步闸门的宽度数据；然后将两路闸门进行减法运算后便得到输入脉冲的脉宽数据。本发明的方法能够测量的最小脉冲宽度达到1纳秒以下。

本发明利用时间间隔测量原理进行脉冲宽度测量，将脉宽信息转化为两个可测的宽闸门，然后做减法得到高精度、极窄宽度的脉宽值，大大拓展了可测的最小脉宽，最小可测脉宽达到1纳秒以下量级。

本发明在FPGA中进行高精度时间计数，省去了大量的时间计数电路及电平转换电路等，有效节省了印制板空间，非常适合小型化、高集成度的印制板设计；相对于以往的设计，该方案的印制板空间会有大幅缩减，电路设计复杂度降、设计成本均大幅降低。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。