本发明属于雷达数字干扰领域，尤其涉及一种基于System Generator产生雷达数字干扰的方法，可用于雷达干扰系统的快速仿真及实现。
背景技术：
在雷达干扰系统的设计、仿真和实现过程中，如何快速产生干扰信号和修改干扰参数是干扰机设计中重要的工程问题。传统的数字干扰系统较多采用大规模集成电路来进行数字信号处理，以适应干扰系统所处的宽频带、多调制方式、多信号的复杂环境。利用System Generator进行系统、算法仿真与实现已经有了一些研究成果。
李伟强等人在其发表的论文“典型压制性干扰的Simulink建模与分析”(《2016 Journal of Air Force Early Warning Academy》2014，pp：343-347)中提出了利用Simulink进行压制类干扰算法的仿真。该方法的具体步骤是，第一步：分析典型压制干扰的数学模型，干扰样式包含射频噪声干扰、噪声调幅干扰和噪声调频干扰；第二步：在Simulink中进行建模；第三步：进行干扰效果的动态仿真。该方法尝试利用Simulink进行典型压制类干扰样式的搭建，相对于其他仿真工具更能体现干扰信号的动态变化过程，但是，该方法仍然存在的不足之处是，包含的干扰样式较少，且只能进行功能仿真，不能直接转化为硬件电路。
瞿福琪等人在论文“一种基于FPGA/DSP的灵巧干扰平台设计与实现”(《2009Modern Electronics Technique》2009，PP：33-36)中公开了一种基于FPGA/DSP的灵巧干扰平台设计与实现的方法。该方法利用FPGA和DSP构建灵巧干扰硬件平台，FPGA和DSP通过EMIF总线共享外部RAM，协同实现对信号的高速处理，设计并用Verilog语言编写硬件平台控制软件。虽然，该方法模块化的设计方法保证了平台设计的功能要求，搭建了灵巧干扰平台，但是该方法存在的不足是，干扰样式单一，干扰模块复用性差，其他干扰样式有待补充。
技术实现要素：
针对上述问题，本发明的目的在于提供一种基于System Generator产生雷达数字干扰的方法，能够简化雷达干扰系统架构，降低雷达系统设计难度，提高雷达系统开发效率。
实现本发明的技术思路是，首先搭建基础模块，分析干扰样式的数学模型，并将其转化为硬件并行处理模式的硬件模型；然后搭建各个干扰样式模块，并进行通用性封装；最后封装为欺骗类通用干扰库和压制类通用干扰库。
为达到上述目的，本发明采用如下技术方案予以实现。
一种基于System Generator产生雷达数字干扰的方法，所述方法包括：
步骤1，搭建雷达数字干扰的基础运算模块；
步骤2，获取需要的数字干扰样式，得到所述数字干扰样式的数学模型；
步骤3，将所述数字干扰样式的数学模型转换为由所述基础运算模块组成的硬件电路；
步骤4，将所述硬件电路进行通用化封装，得到需要的数字干扰电路。
本发明技术方案的特点和进一步的改进为：
(1)步骤1中，所述雷达数字干扰的基础运算模块至少包含：计数分频模块、提取信号上升沿模块、灵巧干扰选择模块、正锯齿波形生成模块、FIFO延时模块、高斯噪声产生模块。
(2)所述计数分频模块，用于将系统时钟进行分频，产生所述数字干扰样式需要的时钟信号；
所述计数分频模块包含累加器和比较器，当所述累加器达到带宽预定值后，所述比较器输出高电平，所述累加器复位；
所述计数分频模块的输入管脚包含带宽设置管脚和复位管脚，所述带宽设置管脚用于设置带宽预定值，所述复位管脚高电平有效；所述累加器由所述复位管脚控制，当所述复位管脚输出低电平时，所述累加器完成1到带宽预定值的循环计数，当所述复位管脚输出高电平时，所述计数分频模块输出高电平，从而完成以带宽预定值为倍数的分频结果。
(3)所述提取上升沿模块，用于提取雷达信号的上升沿，产生所述数字干扰样式的有效使能；
所述提取上升沿模块包含数据拼接单元、比较器和延时单元，将1比特雷达输入信号和延时一个时钟周期后的该1比特雷达输入信号拼接成为一个2比特的雷达输入信号，当雷达输入信号的上升沿到达时，所述数据拼接单元就输出“10”，即十进制数2，然后将数据拼接单元的输出在比较器中与十进制数2进行比较，数据拼接单元的输出为2时表示检测到雷达输入信号的上升沿；
所述提取上升沿模块的输入管脚连接所述数据拼接单元，用于输入位宽为1比特的雷达输入信号。
(4)所述灵巧干扰选择模块，用于将压制类干扰信号调制到接收的雷达目标信号上；
所述灵巧干扰选择模块包含两个信号选择器，分别用于选择合成信号的实部和虚部，以及用于选择外部信号的实部和虚部；其中，所述合成信号为所述压制类干扰信号，所述外部信号为所述雷达目标信号；
所述灵巧干扰选择模块的输入管脚包含合成信号实部输入管脚、合成信号虚部输入管脚、外部信号实部输入管脚、外部信号虚部输入管脚以及选择位管脚；当选择位为1时，输出合成信号的实部或者虚部，当选择位为0时，输出外部信号的实部或者虚部。
(5)所述正锯齿波形生成模块，用于产生极值和步进间隔分别可控的正锯齿波形；
所述正锯齿波形生成模块包含累加器、相加器和比较器；
所述正锯齿波形生成模块的输入管脚包含使能管脚、步进间隔管脚、最小值管脚、最大值管脚以及复位管脚，且所述复位管脚高电平有效；
所述步进间隔管脚用于设置锯齿波形累加的步进值，所述最小值管脚和最大值管脚用于设置锯齿波形的幅度变化范围；当所述复位管脚无效时，所述累加器从最小值开始以步进间隔进行累加，当累加值达到最大值时，所述复位管脚有效使得所述累加器复位，从而循环输出正锯齿波形。
(6)所述FIFO延时模块，用于将信号进行预设延时的输出；
所述FIFO延时模块包含FIFO存储器、相减器和比较器；所述FIFO存储器上设置有dcount引脚和dout引脚；所述dcount引脚表示FIFO存储器中存储数据的个数，dout引脚用于输出FIFO存储器中的数据；
所述FIFO延时模块的输入管脚包含信号输入管脚、使能管脚、延时数管脚和复位管脚，且所述复位管脚高电平有效；当所述使能管脚有效时，数据写入FIFO存储器，当写入FIFO存储器的数据个数达到延时数时，比较器输出高电平，使得所述FIFO存储器输出存储的数据。
(7)所述高斯噪声产生模块，用于产生高斯噪声；
所述高斯噪声产生模块包含正弦数据存储器、余弦数据存储器、对数数据存储器、虚部乘法器、实部乘法器以及两个数据位宽转换器，其中，所述两个数据位宽转换器分别用于将输入的随机数转换为位宽为10比特的寻址地址，所述正弦数据存储器、余弦数据存储器、对数数据存储器分别用于存储相应的波形数据。
(8)当所述数字干扰样式为射频噪声干扰时，步骤3中由所述基础运算模块组成的硬件电路为射频噪声干扰电路，包括：所述计数分频模块、所述高斯噪声产生模块、所述灵巧干扰选择模块以及System Generator自带的信号发生器、逻辑或门、乘法器和信号延迟单元；
所述射频噪声干扰电路的输入管脚包含：带宽设置管脚、频率控制管脚、信号选择管脚、外部信号实部管脚、外部信号虚部管脚以及复位管脚，所述复位管脚高电平有效；所述射频噪声干扰电路的输出管脚包含：信号输出实部管脚、信号输出虚部管脚以及信号有效位管脚；
其中，所述带宽设置管脚用于设置所述高斯噪声产生模块产生的噪声的带宽；所述频率控制管脚用于控制信号发生器输出的正余弦信号的频率，所述频率控制管脚输入信号的范围为0到1；所述信号选择管脚用于选择所述灵巧干扰选择模块输出的信号为合成信号或者外部信号；
所述灵巧干扰选择模块输出的信号与所述高斯噪声产生模块输出的噪声信号进行复乘形成所述射频噪声干扰。
本发明与现有技术相比具有以下优点：本发明中的数字干扰工具箱可以快速部署产生干扰信号，隔绝了干扰领域困难，通用化的干扰模块大大降低了干扰系统开发的难度；本发明中的数字干扰工具箱涵盖了各种基本压制类、欺骗类干扰样式，设计人员可以方便地产生多种干扰。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种基于System Generator产生雷达数字干扰的方法的流程示意图；
图2中，图2(a)为本发明实施例提供的计数分频模块的电路结构示意图，图2(b)为本发明实施例提供的提取信号上升沿模块的电路结构示意图，图2(c)为本发明实施例提供的灵巧干扰选择模块的电路结构示意图，图2(d)为本发明实施例提供的正锯齿波形生成模块的电路结构示意图，图2(e)为本发明实施例提供的FIFO延时模块的电路结构示意图，图2(f)为本发明实施例提供的高斯噪声产生模块的电路结构示意图；
图3中，图3(a)为本发明实施例提供的射频噪声干扰模块的电路结构示意图，图3(b)为本发明实施例提供的图3(a)中噪声干扰模块的具体电路结构示意图；
图4中，图4(a)为本发明实施例提供的射频噪声干扰模块的仿真系统示意图，图4(b)为本发明实施例提供的频谱仪输出的射频噪声干扰信号频谱示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种基于System Generator产生雷达数字干扰的方法，如图1所示，所述方法包括：
步骤1，搭建雷达数字干扰的基础运算模块。
干扰样式中所涉及的数学运算大多为复乘、累加、延时、比较等操作，建立干扰样式模块前需要完成基础运算模块的搭建。以基础模块中涉及的复乘、累加、延时入手，将数学模型转化为硬件电路可实现模型。简要介绍几种基础运算的实现方法。
2a)计数分频模块
计数分频模块主要功能是将系统时钟进一步分频，以产生元件需要的时钟信号。其主要构成是由累加器和比较器构成，当累加器达到带宽预定值后，比较器输出高电平，并将累加器复位，再一次进入计数循环过程。
具体电路如图2(a)所示，输入管脚包括“带宽设置”和“复位”，复位高电平有效。累加器模块由复位管脚控制，复位管脚电平无效时，完成以“1”为步进间隔的累加。该复位信号是由外部复位引脚和输出使能信号经过“逻辑或门”相或得到的，经过信号类型转换模块，转换成为累加器复位端“rst”的数据类型。最终该模块的功能为：当复位管脚输出复位电平(高电平)时，整个模块复位，输出低电平；当复位管脚输出无效电平(低电平)时，累加器完成1到带宽设置数值的循环计数，且每当计到带宽设置输出，模块输出高电平，即完成了以带宽预定值倍数的分频效果。
2b)提取信号上升沿模块
提取信号上升沿模块主要功能是提取雷达信号的上升沿，产生模块的有效使能。其主要构成是数据拼接模块、比较器、延时单元，将1bit输入信号和延时一个时钟周期后的1bit输入信号连接成为一个2bit位宽的信号，当雷达上升沿到达时，信号连接器会输出‘10’，即十进制的2。在比较器中进行比较，输出高电平时即为检测到了信号上升沿。
具体电路如图2(b)所示，输入管脚为位宽1bit的“包络输入”信号。信号经过“延迟单元”，使信号延时了一个时间单元。在“数据拼接模块”完成拼接，在“比较器”中与常数“2”进行比较，检测到“10”输出高电平，即检测到上升沿。
2c)灵巧干扰选择模块
考虑到模块的通用性使用，在模块中加入灵巧干扰。灵巧干扰将产生的压制类干扰信号调制到接收到的目标雷达信号上，利用其与雷达信号匹配的特点，来对抗脉冲压缩、脉冲多普勒等体制雷达。其主要构成是两个信号选择器，分别选择信号的实部和虚部。
具体电路如图2(c)所示，输入管脚包括“合成信号实部”、“合成信号虚部”、“外部信号实部”、“外部信号虚部”和“选择位”，输入信号位宽均不定，由外部决定。“选择位”为1时，则选择合成信号进行输出；“选择位”为0时，则选择外部信号进行输出。合成信号由内部产生，幅度较大，故需要“实部移位器”和“虚部移位器”进行信号幅度的调控。整个模块实现了信号的选择和幅度的调控。
2d)正锯齿波形生成模块
正锯齿波形生成模块主要是产生极值、步进间隔都可控的正锯齿波形，用来控制生成正锯齿调频信号。其主要构成是累加器、相加器、比较器。累加器持续累加，并与输入的初始值相加，再与极值比较，当大于或等于极值时将累加器复位，累加器的输出即为正锯齿波形。
具体电路如图2(d)所示，输入管脚包括“使能”、“步进间隔”、“最小值”、“最大值”和“复位”，复位高电平有效。“步进间隔”设置锯齿波形累加的步进值，“最小值”和“最大值”设置锯齿波形变化的范围。复位电平无效时，从最小值开始，以步进间隔进行累加，当累加值达到最大值时，将累加器复位，实现循环累加效果，从而循环输出正锯齿波形。
2e)FIFO延时模块
FIFO延时模块(先入先出延时存储器)主要功能是将信号进行一定的延时输出，由FIFO存储器、相减器和比较器构成。当FIFO存储器的输出数据计数器达到设定延时值时，拉高FIFO的读使能，则开始读出FIFO中存储的数据。
具体电路如图2(e)所示，输入管脚包括“信号输入”、“使能”、“延时数”和“复位”，复位高电平有效。当使能有效时，信号写入FIFO存储器中，“dcount”为FIFO中存储信号的个数，当该计数值达到“延时数”设置时，比较器输出高电平，FIFO开始读出存储的数据，从而实现延时可控的延时存储。
2f)高斯噪声产生模块
高斯噪声在压制类干扰中具有不可替代的地位，无论是射频噪声干扰还是噪声调制类干扰都需要高斯噪声。本模块采用穆勒算法将在(0，1)上服从均匀分布的随机数变换为服从高斯分布的随机数。设x、y是2个相互独立并在(0，1)上均匀分布的随机数，做如下变换：
m＝(-2lnx)1/2cos(2πy)
n＝(-21nx)1/2sin(2πy)
其中m、n是2个相互独立的服从N(0，1)的随机数，利用线性移位反馈寄存器产生。将m和n作为寻址地址，将sin、cos、log函数的值分别存储在RAM中，读取并相乘得到高斯噪声。
具体电路如图2(f)所示，输入管脚为“随机数1”和“随机数2”，即上文所说的x和y。将两个随机数进行数据位宽转换，变为位宽为10bit的寻址地址，输入到RAM中，进行寻址。“正弦数据存储器”、“对数数据存储器”和“余弦数据存储器”存储了相应的波形数据，将寻址得到的数据进行相乘，即可得到虚部噪声数据和实部噪声数据，输出到“虚部数据输出”和“实部数据输出”管脚。
步骤2，获取需要的数字干扰样式，得到所述数字干扰样式的数学模型。
步骤2采用常规通用算法实现，此处不做具体说明。
步骤3，将所述数字干扰样式的数学模型转换为由所述基础运算模块组成的硬件电路。
搭建好各个基础模块后，根据干扰模块的需要，利用基础模块搭建干扰模块。
以射频噪声干扰模块为例进行说明。如图3(a)为射频噪声干扰模块的内部电路图。输入管脚包括“带宽设置”、“频率控制”、“信号选择”、“外部信号实部”、“外部信号虚部”和“复位”，复位电平高有效。“带宽设置”接口设置噪声产生模块产生噪声的带宽，“频率控制”控制“信号发生器”输出的正余弦信号的频率，“频率控制”管脚输入范围是0～1。“信号选择”为1时，则“信号选择模块”输出合成信号；“信号选择”为0时，则“信号选择模块”输出外部信号。该信号和“噪声产生模块”输出的噪声进行复乘，形成噪声调制类干扰。“信号发生器”的输出管脚“rdy”是信号的有效位，该有效位与“信号选择”相或，作为“乘法器”的使能，控制信号的输出。且将该使能信号延时6个时间单元，作为整个模块的信号有效位。
图3(a)中射频噪声模块由“噪声产生模块”、“信号发生器”、“信号选择模块”、“逻辑或门”、“乘法器”和“信号延迟单元”构成。图3(b)为“噪声产生模块”内部电路图，其中包含了上文中介绍的“分频模块”和“高斯噪声产生模块”等基础模块。“随机数1”和“随机数2”可以输出服从均匀分布的随机数。其中图3(a)中“信号选择模块”为上述实施例介绍的基础模块，由“信号选择”进行外部信号和合成信号的选择。
步骤4，将所述硬件电路进行通用化封装，得到需要的数字干扰电路。
现代雷达信号一般为大时宽带宽信号，故可以利用Matlab代码对信号进行多通道处理。为了配合模数转换器的多通道输出，利用Matlab代码构造模块初始化子函数，使干扰电路产生模块成为多通道可变换模式。
4a)干扰模块可选通道数为1～32通道，初始化函数每次仿真模块时都要首先运行。故先利用delete_line(删除线)和delete_block(删除模块)两个函数删除2～32通道的输入管脚、输出管脚及其之间的连接线；再根据通道数的设置利用add_line(添加线)和add_block(添加模块)给对应通道添加输入管脚、输出管脚及其之间需要的连接线。不需要的通道输入添加常数0，输出链接到伪管脚。
4b)设置标志位存储通道数，每次初始化时，先比较存储的通道数和本次设置的通道数是否相同，如果相同则不执行任何操作；若不同则执行4a)中的操作。经过综合、编译后不工作通道将被优化，节省了FPGA的使用资源。
下面结合仿真实验对本发明的效果做进一步说明。
参照图4(a)，将射频噪声模块创建仿真系统，给各个输入管脚分配“In”管脚，给各个输出管脚分配“Out”管脚，并在输入端设置输入信号，输出端接测试元件，将输出信号两路实信号转换为复信号并输入到频谱仪中查看信号频谱变化。
1.仿真条件：
本发明的仿真实验中计算机配置环境为Intel(R)Core(i5-3470)3.20GHZ中央处理器、内存16G、WINDOWS 7操作系统，计算机仿真软件采用MATLAB R2013a软件，FPGA型号为Spartan6。本发明的仿真参数如下：系统频率设置为350MHz，带宽设置为“20”，频率控制输入“0.1”，“信号选择”设置0。
2.仿真内容：
以上述仿真参数为基础进行射频噪声模块的功能仿真，观察频谱仪中信号频谱变化。
3.仿真结果分析：
下面结合附图4(b)中的仿真运行结果对本发明干扰工具箱中的射频噪声干扰模块做进一步说明。系统频率设置为350MHz，带宽设置为“20”，即噪声产生模块产生带宽为350/20＝17.5MHz的射频噪声。频率控制输入“0.1”，即内部产生350*0.1＝35MHz的正余弦信号。“信号选择”设置0，即选择合成信号进行复乘输出。故整个模块产生信号应该为35-17.5/2～35+17.5/2，产生频率范围为26.25～43.75MHz的射频噪声带宽。
如图4(b)为频谱仪输出，横轴“Frequency”为频率轴，单位为MHz，纵轴为幅度，单位是dBm，可以从图中看出，信号能量集中在26.19MHz～43.72MHz之间，与设置参数对应一致，仿真无误。
综上，本发明能够有效消除干扰技术困难，在单一平台上实现了数字干扰信号的快速部署和实现，使干扰设计效率大大提高，符合当代工业系统设计的发展潮流。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。