相位测量电路系统的制作方法

本发明涉及相位测量和相位检测，并且特别地涉及可操作以基于第一时钟信号和第二时钟信号确定相位信息的电路系统。这种相位测量可以是相对相位测量，例如关于一个这种时钟信号相对于另一个的相位。本发明还涉及由这种电路系统和对应的计算机程序执行的方法。

背景技术：

将理解，这种电路系统的部分可以被实现为在硬件(例如计算机或处理器)上运行的软件(例如计算机程序)。这种电路系统的一个示例性应用是在相位检测器中，如可以用于检测第一时钟信号和第二时钟信号之间的相位关系。可以在锁相(phase-locked)或锁相(phaselock)环(pll)内采用这种相位检测器，其中第一时钟信号和第二时钟信号分别是pll的参考时钟信号和反馈时钟信号。

作为另一示例，可以采用这种相位检测器来控制基于第一时钟信号操作的第一数据处理系统和基于第二时钟信号操作的第二数据处理系统之间的相位关系。第一数据处理系统可以例如向第二处理系统输出数据，导致期望保持第一时钟信号和第二时钟信号之间的相位关系(即将它们保持在其期望的时钟频率)。可以在第一数据处理系统和第二数据处理系统之间的数据路径上提供fifo(先进先出)缓冲区，以在第一时钟信号和第二时钟信号之间存在相位误差时有效地吸收数据瓶颈。其将有利于精确地测量这种相位误差以便能够控制例如第二时钟信号来减少相位误差。这越可靠/准确，则需要提供的fifo的尺寸越小。

继续该示例，第一数据处理系统和第二数据处理系统可以与需要不同时钟频率的不同功能块(例如解调、纠错或调制)对应。然而频率通常具有整数比率m/n。比率m/n可以根据模式或应用从小数字诸如4/3变化直到数千的范围内的值。此外，将频率减小至最小以优化功率和尺寸可能很重要。因此，通常不选择时钟门控。

为了更好地理解本示例，图1是之前考虑的数据处理系统1的示意图。

系统1包括第一数据处理模块2、fifo缓冲区4和第二数据处理模块6。作为将在稍后返回的简单示例，数据处理模块2可操作以基于具有频率f1＝800mhz的第一时钟信号c1来接收8字节的数据，以便在给定的操作周期中处理8字节的数据。在这种操作周期期间，然后第一数据处理模块2将经由fifo缓冲区4发送的7字节的数据输出至第二数据处理模块6。在该示例中的第二数据处理模块6可操作以基于具有频率f2＝700mhz的第二时钟信号c2来接收7字节的数据，以便在这种操作周期中处理7字节的数据。因此，如果时钟频率f1和f2如期望的那样，则fifo缓冲区4中的数据水平可以保持在稳定状态(例如，甚至可以不需要fifo缓冲区4)。如果频率f1和f2随着时间而经受小程度的误差，则相对小的fifo缓冲区4可以足够吸收在该缓冲区中保持的数据量的对应变化。然而，如果频率f1和f2随着时间而经受大程度的误差，则可能需要相对大的fifo缓冲区4(或甚至可能不足够)。因此，期望将时钟c1和时钟c2保持在控制下。

第一时钟信号c1由第一pll8供给并且第二时钟信号c2由第二pll10供给。为了跟踪时钟信号c1和时钟信号c2，它们分别在时钟分频器12和14中以整数m和n分频，以产生公共频率。在该示例中，m＝8并且n＝7，使得公共频率为100mhz。然后这两个时钟被边沿比较器16比较以产生误差信号，该误差信号被馈送到环路滤波器18中以产生用于控制第二pll10的频率控制信号，使得(时钟信号c1和时钟信号c2)的频率f1和频率f2以期望的关系保持。

然而，图1的架构具有缺点。首先，如果m和n是大数字，更新率会变得很小。在这种情况下，两次测量之间的误差会变大并且系统可能变得不稳定。另一问题是相位测量本身。如果相位比较器被建立在模拟电路系统中，则在频率低的情况下难以实现。如果相位比较器被建立在数字电路系统中，则测量相位差通常是不容易的。例如，除非使用复杂的电路系统，否则可能仅生成更快/更慢的信息。然后这将导致继电器式(bang-bangtype)的控制环路和对应的公知的缺点。

如果使用数字tdc(时间数字转换器)来测量相位差，典型的实现方式需要延迟线的校准过程来获得正确的结果。过程、温度和电压(ptv)变化也是问题。另一种可能性将是使用dll(延迟锁定环)来生成所测量时钟的稳定的相位信息。实现这两种选择都很复杂并且需要大量的电力。

通过以前考虑的电路系统，已经发现使用延迟线以数字方式测量两个频率之间的相位差需要校准过程/步骤。如果两个时钟具有带有低公共频率的整数比率，则发现很难利用高采样率测量两个时钟之间的相位误差。

在此背景下，期望解决上述问题中的一些或全部。

技术实现要素：

根据本发明的第一方面的实施方式，提供了一种相位测量电路系统，该相位测量电路系统可基于具有期望的时钟频率f1的第一时钟信号和具有期望的时钟频率f2的第二时钟信号来操作，该电路系统包括：延迟线，其被配置成接收第一时钟信号，延迟线包括多个延迟单元，每个延迟单元被配置成引起传播延迟，并且所述多个延迟单元沿着延迟线的长度串联连接并且限定其间的一系列位置，第一时钟信号的信号边沿通过所述一系列位置随时间传播；边沿检测器，其被配置成基于第二时钟信号在相继的采样时间处对延迟线进行采样，并且记录在每个采样时间处的沿着延迟线的第一时钟信号的给定信号边沿的位置；以及相位角确定器，其被配置成基于相继记录的所述位置来确定每个延迟单元的相位角。

以这种方式，可以获得对延迟单元的速度(传播延迟)的测量。这种测量可以是关于第一时钟信号例如关于第一时钟信号的周期。因此，例如由于ptv变化而导致的延迟单元(并且因此延迟线)的速度的变化可以通过重复这种测量来获得。

f1可以与f2不同，然而f1和f2也可以是彼此相同的。设想整数以及整数加分数比率f1:f2。所述位置可以是离散位置，例如延迟单元之间的节点。如将变得明显的，相位角确定器可以被配置成基于仅两个相继记录的所述位置来确定每个延迟单元的相位角，但是在一些布置中可以考虑更大数目的相继记录的所述位置。

延迟单元可以是导致传播延迟的任何电路，例如cmos反相器或其他cmos逻辑门。

给定信号边沿可以是上升沿。给定信号边沿可以是从延迟线的接收到第一时钟信号的端部起沿着延迟线的长度出现的第一个上升沿。作为替选，给定信号边沿可以是下降沿。给定信号边沿可以是从延迟线的接收到第一时钟信号的端部起沿着延迟线的长度出现的第一个下降沿。朝向延迟线的接收到第一时钟信号的端部的信号边沿可以经受最小的劣化。

延迟线可以被配置成在相继的所述位置之间提供给定的传播延迟。延迟单元可以被配置成提供彼此基本相同的传播延迟。这可以导致延迟线的期望线性响应。

延迟线可以被配置成使得其传播延迟至少与第一时钟信号的期望周期p1一样长，考虑到由于ptv和频率改变，期望周期p1可以取一定范围的值。实际上，延迟线可以被配置成使得其传播延迟至少与p1值的这种范围的上限一样长。

延迟线可以被配置成使得其传播延迟没有与至少长至p1值的这种范围的上限的2倍一样长，或者可选地是p1值的这种范围的上限的1.5倍或1.2倍或1.1倍。

例如，延迟线可以被配置成使得其传播延迟至少与第一时钟信号的期望周期p1或周期p1的值的给定(预期/设计)范围的上限一样长，并且可选地比期望周期p1的2倍或周期p1的值的给定范围的上限短。

因此，实施方式不需要例如确保至少两个周期p1适于延迟线。鉴于给定信号沿其长度的劣化，不需要太长的延迟线是有利的。如将变得明显的，使用与可以用于测量第一时钟信号的(相对)相位位置相同的延迟单元来测量每个延迟单元的相位角也是有利的。与延迟单元有关的任何误差都以同样的方式影响两种类型的测量，所以存在共模误差抑制。

当然，如果延迟线被配置成使得其传播延迟至少是例如p1值的这种范围的上限的四倍长，电路系统将仍然可以工作。然而，在这种情况下，需要更多的电路面积。

边沿检测器可以被配置成在第二时钟信号的每隔x个循环对延迟线进行采样。x可以是整数。例如，x可以被设置成使得(除了f1等于f2或者f1是f2的倍数的情况)：(x*f1)/f2给出整数加分数结果，结果的分数指示第一时钟信号的全相位旋转的对应分数，通过该对应分数，第一时钟信号的相位预期在第二时钟信号的每隔x个循环前移，第一时钟信号的全相位旋转的分数及其补数构成第一时钟信号的全相位旋转的互补的主要部分和次要部分；并且结果的分数足够大于0.5或者足够小于0.5，使得相继记录的位置遵循重复模式，重复的模式包括相继记录的位置以至少三个相对小步长在给定方向上沿着延迟线步进，并且然后经由单个相对大的步长在相反方向上返回，每个步长都经过连续的所述延迟单元。

替代至少三个，设想至少四个或五个或六个或七个或八个或九个或十个等。换言之，结果的分数可以优选为<0.2或>0.8。在此，经过与出现经过或桥接连续的所述延迟单元的两个对应的位置之间的转换有效地对应。

顺便提及，在f1等于f2的情况下，使得(x*f1)/f2可以给出整数结果，即没有分数，那么一旦比率f1:f2中出现误差，则将获得的结果会存在分数部分。类似地，在f1是f2的倍数的情况下，使得(x*f1)/f2将给出整数加0.5或整数结果，则一旦比率f1:f2中出现误差，将存在分数部分(例如满足<0.2或>0.8给出合适的x值)。

对于该相对大的步长或者每个相对大的步长，由该步长经过的一定数目的延迟单元引起的传播延迟与第一时钟信号的全相位旋转的主要部分对应，并且相位角确定器可以被配置成：针对该相对大的步长或每个相对大的步长，基于与该主要部分对应的相位角以及由该步长经过的所述延迟单元的数目来确定每个延迟单元的所述相位角。如稍后更详细解释的，使用相对大的步长可以提高精度。

对于该相对小的步长或每个相对小的步长，由该步长经过的一定数目的延迟单元引起的传播延迟与第一时钟信号的全相位旋转的次要部分对应，并且相位角确定器可以被配置成：针对该相对小的步长或每个相对小的步长，基于与该次要部分对应的相位角以及由该步长经过的所述延迟单元的数目来确定每个延迟单元的所述相位角。在一些实现方式中，使用相对小的步长可以给出可接受的结果。

相位角确定器可以被配置成基于构成一系列这种(相对大的或相对小的)步长中的每一个的延迟单元的数目来确定每个延迟单元的相位角。例如，相位角确定器可以被配置成基于构成一系列这种步长中的每一个的所述延迟单元的数目的平均值(例如运行平均值)来确定每个延迟单元的所述相位角。

相位角确定器可以包括周期确定器，该周期确定器被配置成基于相继记录的位置来确定表示第一时钟信号的周期的代表性数字，该代表性数字是共同提供与该周期对应的传播延迟的所述延迟单元的数目。

周期确定器可以被配置成针对一个或更多个相对大的步长基于该步长经过的延迟单元的数目来确定代表性数字。类似地，周期确定器可以被配置成针对一个或更多个相对小的步长基于由该步长经过的延迟单元的数目来确定该代表性数字。

周期确定器可以被配置成通过按比例放大构成该(相对大的或相对小的)步长的延迟单元的数目以与主要部分和次要部分的总和对应来确定代表性数字。

周期确定器可以被配置成基于与一系列这种(相对大的或相对小的)步长对应的一系列这种放大的数目来确定代表性数字。例如，周期确定器可以被配置成基于所述一系列的放大的数目的平均值(例如运行平均值或移动平均值)来确定代表性数字。

相位角确定器可以被配置成基于所述代表性数字来确定每个延迟单元的相位角。

相位测量电路系统可以包括：测量的相位关系确定器，该测量的相位关系确定器被配置成基于对应的记录位置和每个延迟单元的相位角来确定在一系列所述采样时间中的每一个采样时间处的第一时钟信号和第二时钟信号之间的测量的相位关系。例如，记录的位置(即延迟单元的数目)可以乘以每个延迟单元的相位角以得到测量的相位关系。

相位测量电路系统可以包括目标相位关系确定器，该目标相位关系确定器被配置成：基于时钟频率f1和f2来确定在该采样时间或一系列采样时间中的每一个采样时间处的第一时钟信号和第二时钟信号之间的目标相位关系。

相位测量电路系统可以包括相位误差确定器，该相位误差确定器被配置成基于所测量的相位关系和对应的目标相位关系来确定第一时钟信号和第二时钟信号之间的相位误差。相位误差可以在一系列采样时间中的每一个采样时间处或在特定采样时间处被确定，这取决于需要跟踪误差的频率。这将取决于特定的实现方式和应用。

根据本发明的第二方面的实施方式，提供了包括根据前述第一方面的电路系统的分数相位差检测电路系统。

根据前述第一方面或第二方面的电路系统可以是或可以包括集成电路系统诸如ic芯片。

根据本发明的第三方面的实施方式，提供了包括根据前述第一方面或第二方面的电路系统的ic芯片。

根据本发明的第四方面的实施方式，提供了测量电路系统中的相位的方法，该电路系统可基于具有期望的时钟频率f1的第一时钟信号和具有期望的时钟频率f2的第二时钟信号来操作，该电路系统包括被配置成接收第一时钟信号的延迟线，延迟线包括多个延迟单元，每个延迟单元被配置成引起传播延迟，并且所述多个延迟单元沿着延迟线的长度串联连接并且限定其间的一系列位置，第一时钟信号的信号边沿通过所述一系列位置随时间传播，所述方法包括：基于第二时钟信号在相继的采样时间处对延迟线进行采样，以及记录在每个采样时间处的沿着延迟线的第一时钟信号的给定信号边沿的位置；以及基于相继记录的所述位置来确定每个延迟单元的相位角。

根据本发明的第五方面的实施方式，提供了一种计算机程序，当在可基于具有期望的时钟频率f1的第一时钟信号和具有期望的时钟频率f2的第二时钟信号来操作的电路系统的计算机上执行时，使电路系统执行测量相位的方法，其中，电路系统包括被配置成接收第一时钟信号的延迟线，延迟线包括多个延迟单元，每个延迟单元被配置成引起传播延迟，并且所述多个延迟单元沿着延迟线的长度串联连接并且限定其间的一系列位置，第一时钟信号的信号边沿通过所述一系列位置随时间传播，所述方法包括：基于第二时钟信号在相继的采样时间处对延迟线进行采样，并且记录在每个采样时间处的沿着延迟线的第一时钟信号的给定信号边沿的位置；以及基于相继记录的所述位置来确定每个延迟单元的相位角。

根据本发明的第六方面的实施方式，提供了可基于具有期望的时钟频率f1的第一时钟信号和具有期望的时钟频率f2的第二时钟信号来操作的电路系统，该电路系统包括：被配置成接收第一时钟信号的延迟线，延迟线包括多个延迟单元，每个延迟单元被配置成引起传播延迟，所述多个延迟单元沿着延迟线的长度串联连接并且限定其间的一系列位置，第一时钟信号的信号边沿通过所述一系列位置随时间传播；边沿检测器，其被配置成基于第二时钟信号在相继的采样时间处对延迟线进行采样，并且记录在每个采样时间处的沿着延迟线的第一时钟信号的给定信号边沿的位置，所记录的位置是所测量的第一时钟信号和第二时钟信号之间的相位关系；以及目标相位关系计算器，其被配置成基于时钟频率f1和f2来计算在一系列所述采样时间中的每一个采样时间处的第一时钟信号和第二时钟信号之间的目标相位关系；以及相位误差计算器，其被配置成基于所测量的相位关系和对应的目标相位关系来计算第一时钟信号和第二时钟信号之间的相位误差。

例如，如果不需要考虑例如pvt因素或者如果存在补偿延迟线，则可以不需要计算延迟单元的周期或每个延迟单元的相位角。例如，位置和目标相位之间的比较可以是足够的。

根据本发明的第七方面的实施方式，提供了可基于具有期望的时钟频率f1的第一时钟信号和具有期望的时钟频率f2的第二时钟信号来操作的电路系统，该电路系统包括：被配置成接收第一时钟信号的延迟线，延迟线包括多个延迟单元，每个延迟单元被配置成引起传播延迟，所述多个延迟单元沿着延迟线的长度串联连接并且限定其间的一系列位置，第一时钟信号的信号边沿通过所述一系列位置随时间传播；边沿检测器，其被配置成基于第二时钟信号在相继的采样时间处对延迟线进行采样，并且记录在每个采样时间处的沿着延迟线的第一时钟信号的给定信号边沿的位置；以及周期确定器，其被配置成基于相继记录的所述位置来确定表示第一时钟信号的周期的代表性数字，该代表性数字是共同提供与该周期对应的传播延迟的所述延迟单元的数目。

设想了与上述第六方面和第七方面对应的方法和计算机程序方面。还设想了计算机可读存储介质方面，所述介质具有在其上存储的这种计算机程序。

设备(电路系统)方面的特征同样适用于方法、计算机程序和存储介质方面，反之亦然。

附图说明

作为示例，现在将参照附图，在附图中：

图1如上所述是之前考虑的数据处理系统的示意图；

图2是体现本发明的可基于第一时钟信号和第二时钟信号来操作的电路系统的示意图；

图3是示出图2中的延迟线和边沿检测器的部分的示意图；

图4是图3中的延迟线和采样寄存器的部分的示意图；

图5是指示沿着延迟线的某些位置处经历的信号的信号图；

图6是用于理解图2中的边沿检测器的操作的方法的流程图；

图7是呈现用于理解图2中的边沿检测器和相位角确定器的操作的相位轮和支持计算的示意图；

图8是在图7中考虑的采样时间处呈现延迟线的快照的示意图；

图9是呈现在图7和图8中考虑的关于延迟线的表示的步进顺序的示意图；

图10是用于理解图2中的边沿检测器和相位角确定器的操作的流程图；

图11是基于图2至图4中的电路系统的分数相位检测电路系统的示意图；

图12是用于理解图11中的电路系统的所测量的相位角的表；

图13是基于图11中的电路系统的分数相位检测电路系统的示意图；

图14是基于图1中的数据处理系统但是采用基于图11或图13中的电路系统的电路系统的数据处理系统的示意图；以及

图15是可以实现本文描述的电路系统的部分的计算装置的框图。

具体实施方式

以下描述通过示例的方式呈现体现本发明的各种布置。

图2是基于第一时钟信号c1和第二时钟信号c2可操作的电路系统20的示意图。假设第一时钟信号c1具有期望的频率f1并且第二时钟信号c2具有期望的频率f2。

在各种布置中，f1将与f2不同，然而f1和f2也可以相同(在这种情况下，本文所描述的技术在识别频率关系中的误差时将最清楚地起作用)。设想f1和f2之间的整数和整数加分数比率。

电路系统20包括延迟线22、边沿检测器24和相位角确定器26。在一些布置中，相位角确定器26可以包括周期确定器28。

如图2所指示的，延迟线22被配置成在其端部中的一个端部处接收第一时钟信号c1。延迟线22包括多个延迟单元30，每个延迟单元被配置成引起传播延迟，延迟单元30沿着延迟线22的长度串联连接并且限定其间的一系列位置(即离散位置或节点)，第一时钟信号c1的信号边沿通过所述一系列位置随时间传播。因此，第一时钟信号c1的边沿经由延迟单元30中的每一个沿着延迟线22从接收到第一时钟信号c1的一个端部传播到另一端部。这种端部可以被分别称为第一端部和第二端部。以这种方式，边沿以该顺序依次通过位置32(1)至32(n)，其中n是整数。作为示例，为了简单起见，本文将使用n＝100。

作为另一示例，n可以是256，这对于8位数字控制来说是方便的数字。这在延迟线22中的第一时钟信号c1的周期被假设为具有100个延迟单元的(设计的)周期长度的情况下可以是有用的。在n＝256的情况下，由于ptv(压力、温度、电压)和频率变化，将存在允许第一时钟信号c1的周期长度变化的范围。期望第一时钟信号c1的至少一个周期适合于延迟线22。因此，在n＝100的情况下，假设延迟线22中的第一时钟信号c1的周期具有小于100个延迟单元的(设计的)周期长度以允许ptv和频率变化。

信号边沿沿着延迟线传播的速率将取决于延迟单元30的传播延迟，并且因此将取决于各个延迟单元30的配置并且取决于过程、温度和电压(ptv)因素。为了减小或消除配置中的差异的影响，延迟单元全部以相同的方式配置(例如在组件、它们的互连和它们的布局中尽可能地彼此相同)。因此，预期传播延迟是尽可能均匀的(即对于每个延迟单元30都是相同的)。换句话说，延迟线22被配置成使得信号边沿以恒定速率(就位置32或延迟单元30所通过的速率而言)沿其长度传播，而不存在任何pvt或类似因素。

边沿检测器24被配置成：基于第二时钟信号c2在相继的采样时间处对延迟线22进行采样，并且记录在每个采样时间处的沿着线的第一时钟信号的给定(显著的)信号边沿例如上升沿的位置。也就是说，边沿检测器24可操作以将采样时间处的给定边沿归于位置32中的一个即32(1)至32(n)中的一个，这取决于在该时间处该边沿沿着延迟线22传播了多远。在本文中，为了简单起见，位置32(1)可以被称为位置1、位置32(2)可以被称为位置2等等。当基于第二时钟信号c2和频率f1和f2来控制采样时间出现时，因此它们被输入到边沿检测器24。例如，采样时间可以在第二时钟信号c2的每隔x个循环出现。

为了更好地理解延迟线22和边沿检测器24的功能，现在将参照图3至图6。

图3是示出图2中的延迟线22和边沿检测器24的示例性部分的示意图。在本文中可能的情况下，相同的元件由相同的附图标记表示，并且省略重复的描述。

如图3所指示的，在这种布置中，延迟单元30被配置成成对的串联连接的反相器，诸如cmos反相器。当然，其他类型的延迟单元也是可以的，例如简单的逻辑门，如nand、nor和xor。使用成对的反相器具有优点：传播信号不是从位置到位置反转(即，该对反相器抵消了彼此的反转)。当然，每个延迟单元30可以采用单个反相器来减少每个延迟单元30的传播延迟，然而在这种情况下，需要考虑从一个位置到下一个位置的反转(例如，其中到边沿检测器24的每个其他输入都是反相输入)。

同样如图3所指示的，边沿检测器24包括采样寄存器40和边沿检测逻辑44。采样寄存器40具有用于位置32(1)至32(100)中的每一个的单元或存储位42，其中例如如前所述，n被认为是100。因此，单元42(1)用于采样位置32(1)即位置1，单元42(2)用于采样位置32(2)即位置2等等。

图4是图3中的延迟线22和采样寄存器40的示例性部分的示意图。如图4所指示的，在该布置中，单元42被实现为由“新采样”信号触发的锁存器或触发器，使得在每个采样时间处捕获或采样对应位置32处的数字值(“1”或“0”)并且输出为对应的数字值d(1)至d(100)。将理解，这种布置中的时钟信号c1和时钟信号c2是数字时钟信号(即切换的逻辑电平信号、有效的方波)，因此是数字值。

图5是假设在第一时钟信号c1中前移上升沿指示在某个位置32处经历的示例性信号的信号图。从图5中可以看出，首先在位置32(1)即位置1处经历上升沿，并且然后上升沿沿着延迟线22传播，使得它在随后的位置2至100处一个接一个地经历。竖直虚线指示在该点处获得数字值11100...0即如图3和图5中所指示的d(1)至d(100)的示例性采样时间。

然后边沿检测逻辑44被配置成在给定的采样时间通过在采样寄存器40中存储的数字值搜索并且定位上升沿即最后的1在0开始之前的位置。当然，如果将下降沿作为给定边沿或显著的边沿，则可以应用类似的逻辑来定位下降沿。为了简单起见，将假设上升沿是向前进行的给定边沿或显著的边沿，但是将理解，在其他布置中可以替代地考虑下降沿。在图3中，位置3即32(3)已经被识别为如所指示的上升沿的位置。回顾图2，因此边沿检测器24在采样时间处输出边沿位置。

图6是用于理解边沿检测器24的操作的方法50的流程图。

在步骤s2处，方法50等待下一个采样时间，并且然后进行到步骤s4，在步骤s4中延迟线22被采样并且采样结果被存储在采样寄存器40中。然后方法50进行到步骤s6，在步骤s6中，边沿检测逻辑44检测给定(上升)边沿的位置，并且然后在步骤s8中输出该位置。方法50在正常操作期间被有效地重复，使得每个采样时间被等待并且然后被执行。

返回到图2，相位角确定器26被连接以接收所检测或记录的位置作为在采样时间处来自边沿检测器的输出，并且被配置成确定每个延迟单元的相位角。将变得明显的是，该相位角是第一时钟信号c1的与单个延迟单元的传播延迟对应的相位角，并且因此是对延迟线22的实际速度(或由延迟线22引起的延迟量)的测量。即该相位角越小，延迟线越快并且占据第一时钟信号c1的周期p1的延迟单元30越多。有效地，如将变得明显的，延迟线的速度限定了在本技术中采用的测量的分辨率。

因此，本布置被配置成评估延迟线22的速度，即有效地测量例如pvt因素的影响。例如，如果供给电压增加，则延迟线的速度也会增加。

将理解，在本上下文中的确定可以涉及例如计算、查找表的使用或两者，并且因此将相应地理解如本文所使用的术语确定。

现在将参照图7至图10进一步探讨边沿检测器24和相位角确定器26的操作。

将变得明显的是，特别考虑到相位角确定器26的操作，延迟线22需要足够长(即具有足够的延迟单元32)，使得其可以保持第一时钟信号c1的整个周期p1(并且允许ptv和频率变化)。本文假设边沿检测器24搜索延迟线22中的第一给定边沿，即最接近时钟信号输入端或具有最小编号的位置，假设位置按照从时钟信号输入端起并且增加数值的顺序编号(如图2至图5所示)。在延迟线22至少足够长以保持第一时钟信号c1的整个周期p1的情况下，将总是可以将(第一)给定边沿定位在沿着其长度的某处。然而，有利地，对于本目的，延迟线22不需要比这更长(尽管出于其他原因可能存在为什么期望较长的延迟线22的原因)。延迟线22越长，需要的硬件并因此需要的芯片区域越多，从而带来相应的功耗影响。而且，随着时钟信号c1沿着延迟线22传播，其变得越来越弱。

图7呈现了用于运行示例的相位轮和辅助计算。在该示例中，第一时钟信号c1被认为具有频率f1＝705.02mhz，并且第二时钟信号被认为具有频率f2＝331.78mhz，使得比率f1/f2为85/40。则对应的周期比率p1/p2是40/85，其中p1是第一时钟信号c1的周期并且p2是第二时钟信号c2的周期。比率85/40允许简单的示例以便于说明，然而本发明也可应用于更复杂的示例，例如第一时钟信号c1和第二时钟信号c2具有带有非常低的公共频率的整数比率诸如42381/17925的情况。本发明允许相位测量降至几度(取决于频率和延迟线分辨率)。但现在，将按照比率85/40。

边沿检测器24被配置成在时钟信号c2的每隔x个循环对延迟线进行采样，其中在该示例中，x优选地是整数并且被取为整数。

为了提高精度(如将在后面说明的)，x被选择或设置或选择成使得：从一个采样时间到下一个采样时间，第一时钟信号c1的相位在任何方向上围绕相位轮缓慢旋转(或出现旋转)。也就是说，使得第一时钟信号的相位围绕相位轮以小步长或相位增量旋转(或出现旋转)。在这种情况下的小步长可以使得每次旋转发生至少三个相位步长或增量。注意，相位轮参考第二时钟信号c2，使得相位轮上的相位可以被认为是相对相位。

在本示例中，如图7所示，如果x＝15并且f1/f2＝85/40，那么对于第二时钟信号c2的每隔15个循环，第一时钟信号c1使(f1.x)/f2＝31.875个旋转，这是31和7/8个旋转。因此，x被选择成使得(f1.x)/f2产生整数加分数结果。因此，如果第一时钟信号和第二时钟信号彼此同相开始，则在第一采样时间处(在第二时钟信号c2的15个循环之后)，第一时钟信号c1的相位将处于旋转的0.875(7/8)处。继续该分析，在随后的采样时间处，第一时钟信号c1的相位将在0.75(6/8)、然后是0.625(5/8)、然后是0.5(4/8)、然后是0.375(3/8)、然后是0.25(2/8)、然后是0.125(1/8)、然后是0(0/8)处，并且然后回到旋转的0.875(7/8)，并且模式重复。这可以看作是第一时钟信号c1的相位出现从采样时间到采样时间的逆时针旋转。

注意，考虑(f1.x)/f2，如果f1＝f2并且x是整数，将不存在分数结果。尽管如此，即使当f1＝f2时，本技术也是有用的，因为例如关系f1:f2中的误差将导致f1≠f2并且因此实际上是分数结果。将相应地理解本公开内容。

将明显的是，每次增加的整数加分数结果的分数部分(在这种情况下为7/8)距0.5越远，即它越接近0或1，相位将越慢出现旋转(即每个相位轮旋转的小步长的数目越大)，并且因此x被相应地选择或设置。例如，分数部分可以优选地为>0.8或<0.2。

该逻辑当然能转化为延迟线22中的位置32，其中记录(采样)在遵循重复模式的采样时间处的上升沿，重复的模式包括相继记录的位置在经由单个大步长(与穿过相位轮的顶部的第一时钟信号c1的相位对应)在相反方向上返回之前以至少三个小步长(在这种情况下为7)在给定方向上沿着延迟线步进。

示例性系列的记录位置可以是如图7中指示的，即94、82、69、57、44、32、19、7、94、82...。该系列也在图8和图9中指示以有助于理解。

图8有效地示出了每个采样时间处的延迟线22的快照，其中星形每次都以图形方式指示第一时钟信号c1的上升沿的位置。从一个采样时间到下一个采样时间，第二时钟信号c2的循环次数增加x＝15，并且如采样时间之间的箭头所指示的，上升沿的位置沿着延迟线步进。在该示例中，重复模式是记录的位置在以单个大步长向右步进(即到更高的位置编号)之前以小步长向左步进(即到较低位置编号)七次。图9示出了使用箭头指示步长的关于延迟线的表示的步进顺序。还指示了每个步长的方向(+/-)和大小(经过的延迟单元的数目)，通过简单地找出相继记录的位置中的差来确定。

从图9和之前讨论过的相关分数7/8可以很容易地理解，每个小步长对应于相位旋转的1/8，并且单个大步长在大小上对应旋转的7/8(尽管它实际上与横跨相位轮上的参考点的相位旋转的1/8对应)。示例性记录的位置已经被绘制在图7的相位轮上，并且当然与之前讨论的相位增量对应。

参见图7和图9，如果87个延迟单元与相位轮的旋转的7/8对应，即与第一时钟信号c1的周期p1的7/8对应，则100个延迟单元与相位轮的完全旋转(360°)对应，即与周期p1对应。类似地，如果12个或13个延迟单元与相位轮的旋转的1/8对应，则100个延迟单元再次与相位轮的完全旋转(360°)对应。因此遵循，一个延迟单元与相位轮的3.6°对应。以这种方式，在该示例中，相位角确定器26将确定与单个延迟单元30的传播延迟对应的第一时钟信号c1的相位角是3.6°。

再次参见图7和图9，可以看出，在示例性增量分数(0.875或7/8)接近于1的情况下，第一时钟信号c1的相位出现从采样时间到采样时间的逆时针旋转。如果将x替代地选择为17，则增量分数将为0.125或1/8，即接近于0，并且c1的相位反而将出现从采样时间到采样时间的顺时针旋转。除了改变步长的方向之外，这将会给出与图9中相同的模式。在该示例中，x＝15、23...将给出增量分数0.875，而x＝17、25...将给出增量分数0.125。

此时，值得注意的是，为了提高精度，使用由大步长(图9中的87)而不是由小步长(图9中的12或13)中的一个经过的一定数目的延迟单元来按照延迟单元(图9中的100个延迟单元)计算第一时钟信号c1的周期。这是因为例如小步长(例如12+/-1或13+/-1)上的一个或两个延迟单元的误差将具有比大步长(例如87+/-1)上的一个或两个延迟单元的误差更大的百分比效应。通过选择x使得增量分数相对远离0.5，即如以上所讨论的接近0或者接近1，将会存在可以用于提高精度的明显的相对大的步长。例如，相对大的步长将与(较多)超过周期p1的一半(0.5)对应。

注意，如果增量分数接近0(构成相位旋转的次要部分)，则其补数(构成相位旋转的互补的主要部分)与大步长对应。参见图9，如果增量分数是0.125(1/8)，则其补数是在本示例中与87个延迟单元对应的0.875(即1-0.125)。

图10是用于理解边沿检测器24和相位角确定器26的操作的方法的流程图。

在步骤s10处，确定边沿检测器24是否发出了新位置，即是否已经存在新的采样时间。如果不是，则等待新位置。如果边沿检测器24已经发出新位置，则该方法进行到步骤s12，在步骤s12中新位置被存储，并且然后进入步骤s14，在步骤s14中确定是否已经存储了之前的位置。

如果之前的位置没有被存储，则该方法返回到步骤s10。如果之前的位置已经被存储，则该方法从步骤s14前进到步骤s16，在步骤s16中计算或确定新位置和(紧接的)之前位置之间的新差。

然后该方法进行到步骤s18，在步骤s18中确定是否存储了足够的之前的差，使得存在如以上所讨论的模式(例如参见图9)。如果不存在这种模式，则该方法进行回到步骤s10。然而，如果存在这种模式，则按照延迟单元确定第一时钟信号c1的周期和/或确定每个延迟单元的相位角。

再次回到图2和相位角确定器26，考虑到结合图7至图10所讨论的功能，将理解，按照延迟单元对第一时钟信号c1的周期或者对与单个延迟单元的传播延迟对应的第一时钟信号c1的相位角的每个测量实际上将会经受一定程度的误差。因此，在一些布置中，这些测量结果可以随着时间被平均，即使用最近一组的测量结果的运行平均值或移动平均值。例如这将允许电路系统跟踪例如温度或操作电压的变化，该变化将影响延迟线22的速度，同时平滑杂散结果(参见低通滤波器)。

现在将结合图11至图14考虑用于测量结果的示例性使用情况。

图11是电路系统70的示意图，电路系统70与本文所描述的其他电路系统类似地可基于第一时钟信号c1和第二时钟信号c2来操作。如前所述，假设第一时钟信号c1具有期望的频率f1并且第二时钟信号c2具有期望的频率f2。

如结合图2中的电路系统20所描述的，电路系统70包括延迟线22、边沿检测器24和相位角确定器26，并且将省略重复描述。电路系统70还包括测量的相位关系确定器72、目标相位关系确定器74和相位误差确定器76。

测量的相位关系确定器72可操作以有效地将每个延迟单元的相位角(在上述示例中为3.6°)乘以如由边沿检测器24输出的位置，以产生与采样时间对应的第一时钟信号c1的测量的相位角。采用图7中的示例性系列的位置94、82、69、57、44、32、19、7、94、82和每个延迟单元的对应示例性相位角3.6°，这将产生如图12中的表中所测量的相位角。然后将这些测量的相位角输出到相位误差确定器76。

目标相位关系确定器74可基于频率f1和f2的信息和指示每个采样时间何时出现的同步信号(在该布置中由边沿检测器24发出)来操作以计算第一时钟信号c1的与如图12中的表中所测量的相位角对应的目标相位角。这可以通过在每次将采样用到前一个目标相位角时有效地增加理论上的(即基于假设的理想时钟信号计算的)相位增量来完成，在图7的示例中，这是360°的7/8即315°，并且取模360°结果(以给出相位轮上的目标相位角)，例如产生315°、270°(630°模360°)、225°(945°模360°)等。当然，可以期望使用非模结果(315°、630°、945°等)以跟踪显著的频率漂移情况下的循环次数。然后目标相位角也被输出到相位误差确定器76。

相位误差确定器76可操作以比较对应的目标和测量的相位角并且输出对应的误差值。这种比较可以涉及找到对应的目标相位角和测量的相位角之间的差，这可以是比简单的更大/更小(前/后)指示更有用的输出。

图13是电路系统80的示意图，电路系统80与本文所描述的其他电路系统类似地可基于第一时钟信号c1和第二时钟信号c2来操作。如前所述，假设第一时钟信号c1具有期望的频率f1并且第二时钟信号c2具有期望的频率f2。

电路系统80包括与图2和图3中的元件对应的元件，然而电路系统80表示详细的实现方式。如此，与图2和图3中的元件紧密对应的电路系统80中的那些元件以相同的方式表示，但是具有后缀x。因此，例如，边沿检测器24x对应于边沿检测器24，但是具有与图13中的详细实现方式有关的一些差异。

在电路系统80中，采样寄存器40x接收“新采样”信号，使得边沿检测器24x在下一个采样时间出现时不需要自己确定。边沿检测逻辑44x接收处理时钟，边沿检测逻辑44x基于该处理时钟执行其操作。处理时钟可以独立于第一时钟信号c1和第二时钟信号c2。

如图13中所指示的，由相位角确定器26x输出的每个延迟单元的相位角(标记为周期计算(平均)单元)被输出为8位数字编号(即标准化为8位，即0到255)。由边沿检测器24x输出的边沿位置也是数字编号，使得输入到相位误差确定器76x(标记为比较器和误差累加器)的测量的相位角是8位数字编号。

相位累加器82和标准化单元84一起构成目标相位关系确定器74x并且与图11中的目标相位关系确定器74对应。

相位累加器82被配置成接收处理时钟，相位累加器82基于该处理时钟执行其操作。相位累加器82还接收“新采样”信号，使得它知道何时创建下一个目标相位角。相位累加器82还具有模_val和相位_增量输入。

相位_增量是每个采样时间可以增加的以对下一个目标相位角创建值的值。在这种布置中，这被表示为24位值。以来自图7中的示例中的85/40比率为例，这可以是值35(即40的7/8)，在这种情况下表示为24位值的高6位(因为35可以表示为6位编号)。例如，0.875*40*2¹⁸(用于标准化为24位)。

模_val是与全相位旋转(即360°)对应的模值，使得可以有效地输出模360°值以表示相位轮上的目标相位角。在这种布置中，这也表示为24位值。以来自图7中的示例中的85/40比率为例，这可以是值40，在这种情况下表示为24位值的高6位(因为40也可以表示为6位编号)。

以上讨论的24位值的高位的使用当然允许具有非常大的前项和后项的比率，即其中比率f1/f2中的f1和f2是非常大的数字。换句话说，目标相位角可以被表示到较高程度的精度。

因此，每次需要新的目标相位角时(即每个采样时间)，相位累加器82输出指示该目标相位角的24位值。然后标准化单元84将这些值标准化为8位值用于输入到相位误差确定器76x，用于与对应的8位测量的相位角进行比较。这可以涉及简单地取24位目标相位角值的高8位。

然后相位误差确定器76x可操作以比较对应的目标和测量的相位角(或相位位置)，并且输出对应的误差值。这种比较可以涉及找到对应的目标相位角和测量的相位角之间的差。误差值被表示为8位相位误差值和16位循环误差值，使得不仅可以测量第一时钟信号c1的单个相位旋转中的相位误差，而且还可以测量跨过几个旋转的频率漂移。例如，可以累积误差以跟踪随时间积累的相当于相位轮的整数加分数循环的误差。在该示例中，8位相位误差可以对应于分数部分，并且16位循环误差可以对应于整数部分。明显地，对整数部分使用16位值允许c1和c2之间的显著的漂移，然而实际上，使用16位值进行操作会很方便，在这种情况下，测量显著漂移的范围跟随进行。如果用于补偿或减小两个频率(例如在pll中)之间的误差的控制环路具有非常低的带宽(较长的反应时间，这对于避免例如图1中的“震动”第二数据处理模块6可以是有用的，参见环路滤波器18)，其可以发生相位误差积累到几个循环。

将理解，在电路系统80中使用8位值和24位值仅仅是一个示例性实现方式，并且其他实现方式也是可以的。

从图11至图13的讨论中将理解，电路系统70和电路系统80可以被认为是相位检测器，并且特别是分数相位检测器，其用于例如替代图1中的电路系统1的边沿比较器16和分频器12和分频器14。这种电路系统可以被认为是分数相位检测器电路系统。

考虑到这一点，图14是数据处理系统90的示意图。数据处理系统90与图1中的数据处理系统1紧密对应，并且相同的元件用相同的附图标记表示，使得可以省略重复描述。

数据处理系统90和数据处理系统1之间的主要差异在于，在数据处理系统90中，边沿比较器16和分频器12和分频器14已经用相位检测器92替代。相位检测器92与电路系统70或电路系统80对应，并且因此受益于这种电路系统的显著优点。因此，可以对时钟信号c1和时钟信号c2进行更好的控制，使得数据处理系统90中的fifo缓冲区4不必与数据处理系统1中的fifo缓冲区一样大。

注意，形成数据处理系统90的一部分的电路系统94与pll有些相似并且体现了本发明，相位检测器92本身也是如此。

将理解，本文公开的电路系统提供相对小并且高效的数字架构，以可编程的速率(即通过设置值x，其可以被称为相位测量距离)高精度地测量时钟信号c1和时钟信号c2之间的相位误差。因此，例如图14的电路系统的整体控制环路的行为和性能与时钟比率f1/f2无关。即对于任何分频器比率，电路系统将允许非常相似的优化性能。可以使用数字滤波器架构来采用误差信息(图11和图13中的相位误差信号)以达到例如图14中的环路滤波器18的改进的(优化的)环路性能。

利用本文公开的电路系统，可以以高采样速率测量时钟信号c1和时钟信号c2之间的相位关系，其中两个时钟可以具有带有非常低的公共频率的整数比率f1/f2(例如42381/17925)。如已经很明显的，这是以数字方式实现的。可以将相位误差测量到几度(取决于频率和延迟线分辨率)。作为示例，本文公开的电路系统的实现方式(例如参见图13或者结合图7至图9的解释)可以在750mhz处实现远低于6°的测量分辨率。

这可以显著地改善例如图14的电路系统的控制环路，并且允许更好(并且更灵活)的频率控制环路参数。而且，参照图14，两个频率f1和f2之间的总相位误差可以被最小化，并且用于两个时钟域2和6之间的数据路径的fifo结构诸如fifo缓冲区4可以被减小到最小。这也有助于将系统延迟减小至最小。

本文公开的电路系统被认为是有利的，因为其可以结合延迟线22完全以数字实现。另外，尽管延迟线具有过程、温度和电压变化(ptv)的事实，但是系统不需要校准。由于所公开的电路系统的架构，这种变化将不会对所实现的结果产生影响。这是因为相同的延迟线22或其一部分被用来评估其速度(即测量每个延迟单元的相位角)并且获得测量的相位角。有效地，两次测量之间的共模误差被消除。在这种情况下，只有分辨率可以在可预测的限制内变化。

总之，为了利用延迟线22执行相位测量，找出多个延迟单元中的时钟信号c1的周期p1是有用的，例如在采用查找表来确定每个延迟单元的相位角的情况下知道周期p1是有利的。然而，如已经说明的那样，可以省略从所记录的位置的模式中找到延迟单元中的周期p1的中间步骤，可以直接确定(例如计算)每个延迟单元的相位角。本发明允许通过分析采样时钟信号c1的边沿来计算或确定周期p1(或直接地，计算或确定每个延迟单元的相位角)。该技术中的延迟线22具有一个周期p1的至少传播延迟(并且不需要更长)。实际上，可以选择一定长度的延迟线来适应p1值的预期范围和ptv变化。

对周期或每个延迟单元的相位角的测量利用与图11和图13中的相位测量相同的延迟单元来完成，并且因此周期(每个延迟单元的相位角)和相位测量之间的失配被减小至最小。虽然可以使用足够长的延迟线22来保持时钟信号c1的两个周期p1，使得可以通过例如检测成对连续的上升沿来测量周期p1，但是较长的延迟线增加了复杂度并且沿着长度也会存在更大的信号劣化。此外，然后对周期或每个延迟单元的相位角的测量将利用相位测量不需要的一些延迟单元来完成，从而开放周期(每个延迟单元的相位角)和相位测量之间的失配误差。

例如图13中的分数相位检测器(fpd)电路系统可以被看作包括四个主要功能块。它们是：(1)具有采样寄存器40x的延迟线22；(2)元件26x的周期计算和平均；(3)元件76x的比较器和误差累加器功能；和(4)相位累加器82(用于计算预期的或目标相位)。延迟线22与采样寄存器40x和边沿检测逻辑44x一起搜索延迟线中的采样时钟c1的第一个上升沿。然后该信息被元件26x中的周期计算逻辑使用以测量时钟周期p1(或者直接测量每个延迟单元的相位角)。相位累加器82计算采样时钟c1的预期相位。然后该信息被元件76x中的比较器和误差累积逻辑使用以确定两个时钟c1和c2之间的实际相位差(即误差信息指示时钟c1如何相对于时钟c2进行跟踪)。特殊逻辑(考虑到当前误差方向和累积误差，允许测量多循环误差并且合计校正的总误差)允许测量多循环相位误差。注意，两个测量点之间的误差(即采样时间)不应该超过上限，例如理论极限180°。此时很难确定误差方向。为了在计算中留有一定的余量，可以优选地不超过135°。这种限制有助于能够获得关于相位漂移(+-相位误差)的独特信息。

已经结合图7至图9解释了核心功能，用于确定延迟单元中的时钟信号c1的周期和每个延迟单元的相位角中的一者或两者。为了实现良好的性能，x(采样距离)的值可以被选择成使得存在相位累加器的“慢”旋转速度。任一方向的旋转都是可能的。对于良好的精度，慢旋转允许存在清楚的相对大的步长，其可以用于上述确定。例如，已知增量分数及其补数(图7的示例中的7/8)中的较大者的大小允许计算每个周期p1的延迟单元的总数和/或每个延迟单元的相位角。查找表可以用于从每个周期p1的延迟单元的总数向每个延迟单元的相位角经过。利用该信息，然后可以从记录的边沿位置计算时钟信号c1的相对相位角。

顺便提及，延迟线22上的进位(大步长在与小步长的方向相反的方向上)可以以与相位累加器中的等效进位不同的循环发生。这并不重要，因为周期测量和每个延迟单元的相位角测量仅使用来自延迟线22的记录位置来确定延迟线22上的进位出现。

对于更好的精度，可以例如利用移动平均来对周期测量和每个延迟单元的相位角测量进行滤波。ptv改变将不影响相位比较器的功能。如果延迟线22的速度(传播延迟)改变，则这将自动反映在周期测量和每个延迟单元的相位角测量和相位测量(参见共模)中。由于这些测量是利用相同的延迟线22测量的，所以它们之间基本上不会存在失配。电路系统(系统)的局限性被降低到两个采样时间之间的最大可测量误差。在已经提到的135°以下，可以容易地明确地确定误差方向。如果误差太接近180°，则逻辑可能更难以正确地分析方向(例如，从延迟线22获得的测量的一些不确定性存在并且可以被考虑)。因此，整体精度将很大程度上取决于延迟线22的实现方式，并且因此重要的是具有良好平衡的延迟线22，其中每个延迟单元30仅具有相对较小(尽可能小)的延迟失配，而其他延迟单元30来避免测量中的非线性。

为了覆盖较宽的频率范围，设想具有不同延迟的多个延迟线22可以被采用，其中相关的延迟线22根据使用的频率而被使用。将对应地理解本文公开的电路系统。

在本发明的实施方式中，以下被认为是有利的：在不使用公共频率的情况下允许对具有m/n比率的两个不同的时钟的精确的相位测量，使用相同的延迟单元执行周期和相位测量以减少失配和复杂度，以不需要执行关于延迟线22的单独的ptv补偿(没有用于校正任何ptv变型的校准或补偿逻辑)，并且能够在数字电路系统中基本上实现功能。

例如，回顾图2，将理解，本文公开的电路系统的部分可以用硬件、或者作为在一个或更多个处理器上运行的软件模块或其组合来实现。即，本领域技术人员将理解，实际上可以使用微处理器或数字信号处理器(dsp)来实现上述功能的一些或全部。例如，边沿检测器24和相位角确定器26的功能可以用硬件(例如，如从图3和图4中明显的数字电路系统)或者作为在处理器上运行的软件模块(通过从位置32向处理器的输入端子馈送输入)来实现。

因此，本发明也可以体现为用于执行本文描述的方法的部分或全部的一个或更多个装置或设备程序(例如，计算机程序和计算机程序产品)。体现本发明的这些程序可以被存储在计算机可读介质上，或者可以例如为一个或更多个信号的形式。这种信号可以是从因特网网站下载或者以载波信号提供的或者以任何其他形式的数据信号。

图15是计算装置100的框图，该计算装置100体现本发明并且其可以用于实现体现本发明的方法的步骤中的一些或全部，并且执行实施方式的设备的任务中的一些或全部。例如，图15中的计算装置100可以被用于实现方法50和方法60中的全部或仅一些。作为另一示例，图15中的计算装置可以执行除了图2至图4、图11和图13中的延迟线22以外的元件的功能的一些或全部。

计算装置包括处理器93和存储器94。可选地，计算装置还包括用于与其他这种计算装置例如与其他计算装置通信的网络接口97。

例如，实施方式可以由这种计算装置的网络组成。可选地，计算装置还包括一个或更多个输入机构，诸如键盘和鼠标96以及显示单元诸如一个或更多个监视器95。这些组件可经由总线92彼此连接。

存储器94可以包括计算机可读介质，该术语可以指被配置成携载计算机可执行指令或具有在其上存储的数据结构的单个介质或多个介质(例如，集中式或分布式数据库和/或相关联的缓存和服务器)。计算机可执行指令可以包括例如可由通用计算机、专用计算机或专用处理装置(例如一个或更多个处理器)访问并且使通用计算机、专用计算机或专用处理装置(例如一个或更多个处理器)执行一个或更多个功能或操作的指令和数据。因此，术语“计算机可读存储介质”还可以包括能够存储、编码或携载由机器执行的一组指令并且使机器执行本公开内容的方法中的任一个或更多个的任何介质。因此，术语“计算机可读存储介质”可以被认为包括但不限于固态存储器、光学介质和磁性介质。作为示例而非限制性的，这种计算机可读介质可以包括非暂态计算机可读存储介质，非暂态计算机可读存储介质包括随机存取存储器(ram)、只读存储器(rom)、电可擦除可编程只读存储器(eeprom)、致密盘只读存储器(cd-rom)或其他光盘存储装置、磁盘存储装置或其他磁存储装置、闪存装置(例如固态存储器装置)。

处理器93被配置成控制计算装置100并且执行处理操作，例如执行在存储器94中存储的计算机程序代码以实现上面提到的或权利要求书中限定的功能的方法。存储器94存储由处理器93读取和写入的数据。如本文所提及的，处理器可以包括一个或更多个通用处理装置，例如微处理器、中央处理单元等。处理器可以包括复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器或者实现其他指令集的处理器或者实现指令集的组合的处理器。处理器还可以包括一个或更多个专用处理装置诸如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等。在一个或更多个实施方式中，处理器被配置成执行用于执行本文讨论的操作和步骤的指令。

显示单元95可以显示由计算装置存储的数据的表示，并且还可以显示使得能够实现用户与计算装置上存储的程序和数据之间的交互的光标和对话框以及屏幕。输入机构96可以使用户能够向计算装置输入数据和指令。

网络接口(网络i/f)97可以连接至网络，例如因特网，并且可经由网络连接至其他这种计算装置。网络i/f97可以经由网络控制从其他设备输入的数据或向其他设备输出的数据。计算装置中可以包括其他外围装置诸如麦克风、扬声器、打印机、电源单元、风扇、机箱、扫描仪、跟踪球等。

体现本发明的方法可以在计算装置诸如图15中示出的计算装置上执行。这种计算装置不需要具有图15中示出的每个组件，并且可以由这些组件的子集组成。

本发明的上述实施方式可以独立于任何其他实施方式或者以与一个或更多个其他实施方式的任何可行组合被有利地使用。