芯片制造过程中的缺陷检测方法与流程

本发明涉及一种半导体集成电路制造方法，特别是涉及一种芯片制造过程中的缺陷检测方法。

背景技术：

在芯片制造过程中，在各工艺层次完成之后都需要进行缺陷检测。在半导体集成电路制造领域中，通常采用厂商名为kla-tencor公司提供的设备即kla缺陷检测设备进行缺陷检测。

由于kla缺陷检测是穿插在不同工艺阶段进行，前层工艺层的缺陷由于透光或者被膜质覆盖会导致之后一层的当前工艺层在检测时仍会被筛出，也即在当前工艺层所测试的缺陷中会包括有来自前层工艺层中的缺陷。为了不干扰当前工艺层的缺陷分析，现有方法是通过对前后工艺层的缺陷在芯片的位置坐标进行计算并通过设置容差(tolrence)来过滤掉，也即，通过位置坐标来讲来自于前层工艺层的缺陷在当前工艺层的测试结果中过滤掉。

这就要求每一层检测文件设定的坐标原点尽可能一致。然而接触孔(ct)和通孔(via)等孔工艺中，通常会形成tin层，由于被tin层覆盖后下层即前层工艺层几乎不透光，无法找到并利用下层坐标原点的位置，导致该当前工艺层的原点坐标通常偏离前层工艺层，这样的测试结果非常容易把前层工艺层的缺陷重复检出并误以为是当前工艺层的缺陷，从而增加了分析成本。如图1a所示，是现有芯片制造过程中的缺陷检测方法测试得到当前工艺层的缺陷分布图；在缺陷分布图101中包括了多个由黑点表示的缺陷201，在缺陷201中实际上包括了前层工艺层的缺陷；但

如图1b所示，是图1a对于的前层工艺层的缺陷分布图，缺陷分布图102包括了多个由黑点表示的缺陷202。

在现有方法中，由于缺陷分布图101的缺陷201中包括了前层工艺层对应的缺陷202。但是由于缺陷分布图101和102的原点坐标不同，使得缺陷202在缺陷分布图101和102的坐标位置不同，图1a中的空心圈点对应的缺陷202a的坐标位置和图1b的缺陷分布图102的缺陷202的坐标位置相同，但是和图1a中实际测试的属于前层工艺层的缺陷202的坐标位置不同，也即图1a中缺陷202a和所有的缺陷201都有偏离，故不能将缺陷201中属于前层工艺层的缺陷202排除。如图1c所示，是现有方法中将图1a排除图1b的缺陷后形成的当前工艺层的最终缺陷分布图，由于没有排除任何前层工艺层的缺陷202，故图1a中的测试的所有缺陷201都作为最终缺陷分布图103中的缺陷203；而实际上仅是位于标记204对应的圈中所对应的缺陷才属于当前工艺层的缺陷。

技术实现要素：

本发明所要解决的技术问题是提供一种芯片制造过程中的缺陷检测方法，能将前层工艺层的缺陷排除出当前工艺层的缺陷检测结果中，从而能降低当前工艺层的缺陷分析成本。

为解决上述技术问题，本发明提供的芯片制造过程中的缺陷检测方法包括如下步骤：

步骤一、在版图设计阶段设计出芯片制造过程中各工艺层的原点对准标记，所述原点对准标记的在芯片中的位置相同，所述原点对准标记用于在对应的工艺层的缺陷检测过程中定义出原点坐标。

步骤二、进行芯片制造并依次形成各工艺层，每一所述工艺层完成之后需进行缺陷检测；缺陷检测的分步骤包括：

步骤21、令所述缺陷检测对于的工艺层为当前工艺层；根据所述当前工艺层的原点对准标记确定所述当前工艺层的原点坐标。

步骤22、进行所述缺陷检测得到所述当前工艺层的第一缺陷分布图。

步骤23、判断所述当前工艺层是否具有前一层工艺层；如果没有前一层工艺层，则以步骤22得到的第一缺陷分布图作为所述当前工艺层的最终缺陷分布图。

如果具有前一层工艺层，则令所述当前工艺层的前一层工艺层为前层工艺层，则以步骤22得到的所述第一缺陷分布图扣除所述前层工艺层的最终缺陷分布图得到所述当前工艺层的最终缺陷分布图；

以所述当前工艺层的最终缺陷分布图作为所述当前工艺层的缺陷检测结果。

进一步的改进是，所述芯片形成于半导体衬底上。

进一步的改进是，所述半导体衬底为硅衬底。

进一步的改进是，所述原点对准标记设置在对应所述芯片的左上角。

进一步的改进是，所述原点对准标记的形状为l型结构。

进一步的改进是，所述原点对准标记的l型结构由连续的线组成。

进一步的改进是，所述原点对准标记的l型结构由多个点排列而成。

进一步的改进是，所述原点对准标记的具有由多个点排列而成的l型结构设置在接触孔和通孔对于的工艺层中。

进一步的改进是，所述缺陷检测采用kla缺陷检测设备进行。

本发明通过预先在版图设计阶段设计出各工艺层的原点对准标记，能够在各工艺层中形成原点对准标记，这样在进行缺陷检测时能通过原点对准标记定义出原点坐标，由于各工艺层的原点对准标记的位置相同，故能使各工艺层在缺陷检测时得到的原点坐标相同，这样在进行当前工艺层的缺陷检测时，即使能同时检测出前层工艺层的缺陷，但是由于当前工艺层和前层工艺层的原点坐标相同，而且由于前层工艺层的缺陷已经确定，故能根据缺陷的位置将前层工艺层的缺陷从当前工艺层的测试结果中去除，所以本发明能将前层工艺层的缺陷排除出当前工艺层的缺陷检测结果中，从而能降低当前工艺层的缺陷分析成本。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1a是现有芯片制造过程中的缺陷检测方法测试得到当前工艺层的缺陷分布图；

图1b是图1a对于的前层工艺层的缺陷分布图；

图1c是现有方法中将图1a排除图1b的缺陷后形成的当前工艺层的最终缺陷分布图；

图2是本发明实施例方法的流程图；

图3是本发明实施例方法的步骤一中设计的各工艺层的原点对准标记的示意图；

图4a是图3中原点对准标记为l型结构且由连续的线组成的结构的放大示意图；

图4b是图3中原点对准标记为l型结构且由多个点排列而成的结构的放大示意图；

图5a是本发明实施例芯片制造过程中的缺陷检测方法步骤22测试得到第一缺陷分布图；

图5b是图5a对于的前层工艺层的最终缺陷分布图；

图5c是本发明实施例方法中将图5a排除图5b的缺陷后形成的当前工艺层的最终缺陷分布图。

具体实施方式

如图2所示，是本发明实施例方法的流程图，本发明实施例芯片2制造过程中的缺陷检测方法包括如下步骤：

步骤一、在版图设计阶段设计出芯片2制造过程中各工艺层1的原点对准标记，所述原点对准标记的在芯片2中的位置相同，所述原点对准标记用于在对应的工艺层1的缺陷检测过程中定义出原点坐标。

如图3所示，是本发明实施例方法的步骤一中设计的各工艺层1的原点对准标记的示意图；工艺层1用标记1表示，图3中显示了所有工艺层1，不同的工艺层1按顺序还分别用层1、层2直至层n-1和层n表示。

本发明实施例中，所述芯片2形成于半导体衬底上。

所述半导体衬底为硅衬底。

所述原点对准标记设置在对应所述芯片2的左上角。

所述原点对准标记的形状为l型结构。

所述原点对准标记的l型结构由连续的线组成，如标记3a所示。如图4a所示，是图3中原点对准标记为l型结构且由连续的线组成的结构的放大示意图；

所述原点对准标记的l型结构由多个点排列而成，如标记3b所示。如图4b所示，是图3中原点对准标记为l型结构且由多个点排列而成的结构的放大示意图。

所述原点对准标记的具有由多个点排列而成的l型结构设置在接触孔和通孔对于的工艺层1中。

步骤二、进行芯片2制造并依次形成各工艺层1，每一所述工艺层1完成之后需进行缺陷检测；所述缺陷检测采用kla缺陷检测设备进行。

缺陷检测的分步骤包括：

步骤21、令所述缺陷检测对于的工艺层1为当前工艺层；根据所述当前工艺层的原点对准标记确定所述当前工艺层的原点坐标。

步骤22、进行所述缺陷检测得到所述当前工艺层的第一缺陷分布图301。

如图5a所示，是本发明实施例芯片制造过程中的缺陷检测方法步骤22测试得到第一缺陷分布图301。

可以看出，所示第一缺陷分布图301中包括有多个测试得到的缺陷401，这些缺陷401中包括了来自前层工艺层的缺陷。

步骤23、判断所述当前工艺层是否具有前一层工艺层1；如果没有前一层工艺层1，则以步骤22得到的第一缺陷分布图301作为所述当前工艺层的最终缺陷分布图。

如果具有前一层工艺层1，则令所述当前工艺层的前一层工艺层1为前层工艺层，则以步骤22得到的所述第一缺陷分布图301扣除所述前层工艺层的最终缺陷分布图得到所述当前工艺层的最终缺陷分布图；

如图5b所示，是图5a对于的前层工艺层的最终缺陷分布图302；可以看出，前层工艺层的最终缺陷分布图302中包括有多个已经确定的缺陷402。

如图5c所示，是本发明实施例方法中将图5a排除图5b的缺陷后形成的当前工艺层的最终缺陷分布图303。

由于本发明实施例中，不同工艺层的原点坐标都相同，故图5a的所述缺陷401中所包括的来自前层工艺层的缺陷的位置坐标都和图5b中的缺陷402的位置坐标相同，故能够将具有图5b中相同位置的缺陷都排除并最后形成图5c所示的最终缺陷分布图303，最终缺陷分布图303的缺陷403为仅来自于当前工艺层的缺陷。

本发明实施例通过预先在版图设计阶段设计出各工艺层1的原点对准标记，能够在各工艺层1中形成原点对准标记，这样在进行缺陷检测时能通过原点对准标记定义出原点坐标，由于各工艺层1的原点对准标记的位置相同，故能使各工艺层1在缺陷检测时得到的原点坐标相同，这样在进行当前工艺层的缺陷检测时，即使能同时检测出前层工艺层的缺陷，但是由于当前工艺层和前层工艺层的原点坐标相同，而且由于前层工艺层的缺陷已经确定，故能根据缺陷的位置将前层工艺层的缺陷从当前工艺层的测试结果中去除，所以本发明实施例能将前层工艺层的缺陷排除出当前工艺层的缺陷检测结果中，从而能降低当前工艺层的缺陷分析成本。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。