一种高性能陷波电路的制作方法

本发明涉及射频电路技术领域，尤其涉及一种高性能陷波电路。

背景技术：

gps(globalpositioningsystem，全球定位系统)北美受蜂窝通信干扰较为普遍，容易影响用户正常使用导航功能。以gps频段(1.57542ghz±2.046mhz)为例，北美b13现网频段(ue–uplink：777mhz-787mhz；ue-downlink：746mhz-756mhz)，gps受干扰分析如下：

gps频段二分频为787.71±1.023mhz，对比北美b13现网频段发现与b13的ue-uplink有重叠风险(777mhz-787mhz)；b13功率放大器(poweramplifier，pa)发射787mhz天线口功率一般为20dbm～23.5dbm。gps天线接受收到后，经过前gps-saw(一般低频抑制在30db)，787mhz强功率信号到达gps-lna输入口具有接近-20db的功率水平，通过gps-lna非线性放大的二倍频1574mhz直接影响gps解调平台，导致大量gps定位效果差的客诉问题。在gps-lna前增加馅波网络是业内通用做法，如图1所示，目前普通陷波器结构一般使用一个电容和一个电感串联到地的方式解决问题，如图2所示现有的陷波器结构仿真陷波深度只到20db，不足以抑制787mhz的干扰。

因此，如何有效的抑制干扰，提升gps定位效果，是一项亟待解决的问题。

技术实现要素：

有鉴于此，本发明提供了一种高性能陷波电路，能够有效的抑制干扰，提升了gps定位效果。

本申请提供了一种高性能陷波电路，包括：多个串联电容和n个谐振级联，n为大于1的整数；其中：

每个谐振级联之间相互并联；

每两个谐振级联之间串联一串联电容；

第一谐振级联的一端与第一负载的一端和一个串联电容的一端相连，第n个谐振级联的一端与第二负载的一端和一个串联电容的一端相连。

优选地，所述每个谐振级联包括：电感和电容；其中：

所述电感的一端与所述串联电容的一端相连，所述电感的另一端与所述电容的一端相连；

所述电容的另一端接地。

优选地，所述串联电容的大小为2.7pf。

优选地，所述电感的大小为10nh。

优选地，所述电容的大小为3.9pf。

优选地，所述第一负载的大小为50ohm。

优选地，所述第二负载的大小为50ohm。

优选地，所述n为2。

优选地，所述n为3。

优选地，所述n为4。

综上所述，本发明公开了一种高性能陷波电路，包括：多个串联电容和n个谐振级联，n为大于1的整数；其中：每个谐振级联之间相互并联；每两个谐振级联之间串联一串联电容；第一谐振级联的一端与第一负载的一端和一个串联电容的一端相连，第n个谐振级联的一端与第二负载的一端和一个串联电容的一端相连。本发明通过至少两个谐振级联相互并联来构建陷波电路，能够有效的抑制干扰，提升了gps定位效果。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术公开的陷波器的拓扑图；

图2为现有技术公开的陷波器的干扰抑制效果曲线图；

图3为本发明公开的一种高性能陷波电路的示意图；

图4为本发明公开的双谐振级联的陷波电路示意图；

图5为本发明公开的双谐振级联的陷波电路的干扰抑制效果曲线图；

图6为本发明公开的三谐振级联的陷波电路示意图；

图7为本发明公开的三谐振级联的陷波电路的干扰抑制效果曲线图；

图8为本发明公开的四谐振级联的陷波电路示意图；

图9为本发明公开的四谐振级联的陷波电路的干扰抑制效果曲线图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如图3所示，为本发明公开的一种高性能陷波电路的示意图，所述高性能陷波电路可以包括：多个串联电容和n个谐振级联，n为大于1的整数；其中：

每个谐振级联之间相互并联；

每两个谐振级联之间串联一串联电容；

第一谐振级联的一端与第一负载的一端和一个串联电容的一端相连，第n个谐振级联的一端与第二负载的一端和一个串联电容的一端相连。

在上述实施例中，通过采用多个谐振级联进行并联，相对于现有技术只采用一个由电容和电感串联构成的谐振级联，能够提高陷波能力，降低gps带内插损，提高驻波特性，进而能够有效的抑制干扰，提升了gps定位效果。

如图4所示，为本发明公开的一种双谐振级联的高性能陷波电路的示意图，所述高性能陷波电路可以包括：一个串联电容c1和两个谐振级联；其中：

每个谐振级联之间相互并联；

串联电容c1串联在第一谐振级联和第二谐振级联之间；

第一谐振级联的一端与第一负载termg1的一端和串联电容c1的一端相连，第二谐振级联的一端与第二负载termg2的一端和串联电容c1的另一端相连；

第一谐振级联包括：电感l1和电容c2，电感l1的一端与第一负载termg1的一端和串联电容c1的一端相连，电感l1的另一端与电容c2的一端相连，电容c2的另一端接地；

第二谐振级联包括：电感l2和电容c3，电感l2的一端与第二负载termg2的一端和串联电容c1的另一端相连，电感l2的另一端与电容c3的一端相连，电容c3的另一端接地；

其中，第一负载termg1的大小为50ohm，第二负载termg2的大小为50ohm，串联电容c1的大小为2.7pf，电感l1的大小为10nh，电感l2的大小为10nh，电容c2的大小为3.9pf，电容c3的大小为3.9pf。

图4公开的双谐振级联的高性能陷波电路的干扰抑制效果曲线图如图5所示，由图5可以看出，对比787mhz的陷波性能，陷波能力提高了30db，同时对gps带内插损降低了0.3db，驻波特性也得到提高，对原gps-lna和saw的匹配不影响。

如图6所示，为本发明公开的一种三谐振级联的高性能陷波电路的示意图，所述高性能陷波电路可以包括：串联电容c3、串联电容c5和三个谐振级联；其中：

每个谐振级联之间相互并联；

串联电容c3串联在第一谐振级联和第二谐振级联之间；

串联电容c5串联在第二谐振级联和第三谐振级联之间；

第一谐振级联的一端与第一负载termg1的一端和串联电容c3的一端相连，第三谐振级联的一端与第二负载termg2的一端和串联电容c5的一端相连；

第一谐振级联包括：电感l1和电容c1，电感l1的一端与第一负载termg1的一端和串联电容c3的一端相连，电感l1的另一端与电容c1的一端相连，电容c1的另一端接地；

第二谐振级联包括：电感l2和电容c2，电感l2的一端与串联电容c3的另一端和串联电容c5的一端相连，电感l2的另一端与电容c2的一端相连，电容c2的另一端接地；

第三谐振级联包括：电感l3和电容c4，电感l3的一端与第二负载termg2的一端和串联电容c5的另一端相连，电感l3的另一端与电容c4的一端相连，电容c4的另一端接地；

其中，第一负载termg1的大小为50ohm，第二负载termg2的大小为50ohm，串联电容c3的大小为2.7pf，串联电容c5的大小为2.7pf，电感l1的大小为10nh，电感l2的大小为10nh，电感l3的大小为10nh，电容c1的大小为3.9pf，电容c2的大小为3.9pf，电容c4的大小为3.9pf。

图6公开的双谐振级联的高性能陷波电路的干扰抑制效果曲线图如图7所示，由图7可以看出，对比787mhz的陷波性能，陷波能力提高了60db，同时对gps带内插损降低了0.3db，驻波特性也得到提高，对原gps-lna和saw的匹配不影响。

如图8所示，为本发明公开的一种四谐振级联的高性能陷波电路的示意图，所述高性能陷波电路可以包括：串联电容c3、串联电容c5、串联电容c7和四个谐振级联；其中：

每个谐振级联之间相互并联；

串联电容c3串联在第一谐振级联和第二谐振级联之间；

串联电容c5串联在第二谐振级联和第三谐振级联之间；

串联电容c7串联在第三谐振级联和第四谐振级联之间；

第一谐振级联的一端与第一负载termg1的一端和串联电容c3的一端相连，第四谐振级联的一端与第二负载termg2的一端和串联电容c7的一端相连；

第一谐振级联包括：电感l1和电容c1，电感l1的一端与第一负载termg1的一端和串联电容c3的一端相连，电感l1的另一端与电容c1的一端相连，电容c1的另一端接地；

第二谐振级联包括：电感l2和电容c2，电感l2的一端与串联电容c3的另一端和串联电容c5的一端相连，电感l2的另一端与电容c2的一端相连，电容c2的另一端接地；

第三谐振级联包括：电感l3和电容c4，电感l3的一端与串联电容c5的另一端和串联电容c7的一端相连，电感l3的另一端与电容c4的一端相连，电容c4的另一端接地；

第四谐振级联包括：电感l4和电容c6，电感l4的一端与第二负载termg2的一端和串联电容c7的另一端相连，电感l4的另一端与电容c6的一端相连，电容c6的另一端接地；

其中，第一负载termg1的大小为50ohm，第二负载termg2的大小为50ohm，串联电容c3的大小为2.7pf，串联电容c5的大小为2.7pf，串联电容c7的大小为2.7pf，电感l1的大小为10nh，电感l2的大小为10nh，电感l3的大小为10nh，电感l4的大小为10nh，电容c1的大小为3.9pf，电容c2的大小为3.9pf，电容c4的大小为3.9pf，电容c6的大小为3.9pf。

图8公开的双谐振级联的高性能陷波电路的干扰抑制效果曲线图如图9所示，由图9可以看出，对比787mhz的陷波性能，陷波能力提高了80db，同时对gps带内插损降低了0.2db，驻波特性也得到提高，对原gps-lna和saw的匹配不影响。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(ram)、内存、只读存储器(rom)、电可编程rom、电可擦除可编程rom、寄存器、硬盘、可移动磁盘、cd-rom、或技术领域内所公知的任意其它形式的存储介质中。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。