一种基于高速AD的射频模块测试系统的制作方法

本发明涉及通信设备技术领域，特别是指一种基于高速ad的射频模块测试系统。

背景技术：

为了保证射频模块的工作性能，在对射频进行测试中，需要通过高速ad对射频信息进行采样，现有的高速ad模块在测试存在以下问题：

高精度adc的采样率不高，测试关键是要有高精度的信号源。而高速adc测试是一项更具挑战性的工作，其中采样时钟的jitter和高速数字接口是两个必须面对的难题。

a.采样时钟的jitter(抖动)问题

随着输入信号和采样频率的增大，adc的采样时钟所携带的jitter，在很大程度上影响到测试结果，使之成为一项很艰难的工作。这中间有两个重要的关系需要考虑，第一个重要的关系就是：在暂不考虑量化误差的情况下，adc的采样时钟所携带的jitter与adc信噪比之间的关系。这一关系也表明adc的信噪比会受采样时钟jitter所限。在计算采样误差幅度时，选取了t＝0的时刻，因为此时正弦信号的斜率最大，得到的采样误差最大。被测试的输入信号频率越大，对信噪比的要求越高，则对采样时钟jitter的要求越苛刻。时钟jitter并不是高速adc性能的唯一限制。需要考虑的第二个重要的关系是adc的分辨率与信噪比之间的关系，即snr＝6.02×bits+1.76。这是从量化噪声方面考虑得到的公式，由它可以计算理想adc信噪比的理论上限。

b.adc高速接口问题

伴随adc向高速发展的趋势，其数据输出速率也越来越高。在多通道adc中，由于采用并行转串行的技术，会要求更高的数据传输速率。目前高速adc一般采用高速、低摆幅的差分信号输出，如lvds和slvs。怎样才能准确无误地接收到这些高速，低摆幅的信号，是高速adc测试所要解决的另一个重要问题。

除此之外，还需要对采集的信号进行信号处理和分析，以获取信号的各中参数，作为验证射频模块工作性能的依据。现有技术中，信号处理和分析需要设计多种功能电路模块，造成测试系统的结构复杂，制作成本高且测试系统的稳定性仍需改善。

技术实现要素：

本发明提出一种基于高速ad的射频模块测试系统，解决了现有技术中射频测试系统结构复杂的问题。

本发明的技术方案是这样实现的：一种基于高速ad的射频模块测试系统，包括被测射频模块和高速ad模块，所述高速ad模块采集所述被测射频模块的输出信号，将所述输出信号进行模数转换，所述高速ad模块的数据输出端电连接至数据处理模块，所述数据处理模块包括外部时钟输入端口和参考时钟输出端口，所述外部时钟输入端口电连接有晶振电路，所述数据处理模块通过所述晶振电路提供的系统时钟生成参考时钟信号由所述参考时钟输出端口输出。

作为有限的技术方案，所述数据处理模块为fpga模块，所述fpga模块电连接有存储设备。

作为有限的技术方案，所述fpga模块内部通过软件生成多组数据处理组，以获取所述射频测试信号的参数，所述参数包括带宽、信噪比、幅度和相位、带外抑制、互调参数。

作为有限的技术方案，所述数据处理组包括但不局限于以下数据处理模块的一种或多种：fir滤波器、iir滤波器、cic滤波器、半波滤波器、fft模块和窗函数模块。

作为有限的技术方案，所述fpga模块还包括pcie接口，所述fpga模块通过pcie接口与高速ad模块进行数据传输。

作为有限的技术方案，所述fpga模块是virtex-5系列的fpga。

作为有限的技术方案，所述存储设备是ddriiisdram。

本发明的有益效果在于：通过fpga实现了各信号处理的模块化编程，简化了系统的结构，为技术研发和功能拓展提供了方便。通过fpga输出稳定的参考时钟，保证了高速ad模块的采样精度；fpga模块通过pcie接口与高速ad模块进行数据传输，数据传输效率高。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例的原理框图；

图2为本发明实施例的中频测试的原理框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

如图1和图2所示，一种基于高速ad的射频模块测试系统，包括被测射频模块和高速ad模块，高速ad模块采集被测射频模块的输出信号，将输出信号进行模数转换，高速ad模块的数据输出端电连接至数据处理模块，数据处理模块包括外部时钟输入端口和参考时钟输出端口，外部时钟输入端口电连接有晶振电路，数据处理模块通过晶振电路提供的系统时钟生成参考时钟信号由参考时钟输出端口输出。

数据处理模块为fpga模块，fpga模块电连接有存储设备。fpga模块是virtex-5系列的fpga。存储设备是ddriiisdram。

fpga模块内部通过软件生成多组数据处理组，以获取射频测试信号的参数，参数包括带宽、信噪比、幅度和相位、带外抑制、互调参数。

数据处理组包括但不局限于以下数据处理模块的一种或多种：fir滤波器、iir滤波器、cic滤波器、半波滤波器、fft模块和窗函数模块。

fpga模块还包括pcie接口，fpga模块通过pcie接口与高速ad模块进行数据传输。

本发明以fpga器件为核心，ddriiisdram为存储设备，14-bit高精度adc为核心模数转换芯片，使用pcie技术作为数据传输协议，测试系统的核心控制芯片是xilinx公司的virtex-5系列的fpga，主要完成整个数据采集的配置、存储设备以及pcie的接口，触发逻辑和测频逻辑设计，本发明中，最高设计采样率可达到212.5msps，采样精度16-bit，有效位14-bit，具有高输入范围、2048mb深存储容量等特性，具有多种触发模式、频率检测等功能。具有两路模拟输入接口与高速ad模块连接，clkin和clkout是外部输入时钟和输出参考时钟的接口，系统大致分为如下几个模块：时钟模块、电源模块、ad模块、抽取模块、信号处理模块、存储模块、pcie接口模块等。其中抽取模块、信号处理模块、部分存储模块和部分pcie接口等多个功能模块在fpga内部通过可编程逻辑门阵列实现，如图2所示出的中频测试的各模块的连接框图。

通过fpga模块，软件采用流程图绘制方式进行测试配置。将常用算法表示为框图，如fft、fir、iir、cic、半波、窗函数、图表显示等，并可对每个框图有参数设置。通过连接线将数据流连接起来，无其他额外代码，只需要通过直观简单的操作就可构建一个测试系统。绘制完成后通过编译打包生成运行程序。

以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。