一种低触发电压的ESD和浪涌协同保护电路的制作方法

一种低触发电压的esd和浪涌协同保护电路
技术领域
[0001]
本发明属于集成电路静电放电和浪涌保护技术领域，涉及一种低触发电压的esd和浪涌协同保护电路。


背景技术：

[0002]
静电放电(electrostatic discharge,esd)是集成电路发展中一直存在的可靠性问题，随着工艺特征尺寸的不断减小，集成电路对于静电放电保护的需求逐渐变得迫切。esd是指带有静电荷的外界物品与芯片接触形成导电通路，形成瞬间的高电压大电流，由此造成芯片失效。浪涌是另一种引起集成电路失效的可靠性问题。浪涌是指在电子系统中由于外界干扰所引起的瞬时大电流和高电压现象，与esd事件相比，浪涌的电流上升时间较长，一般在微秒级，而esd事件在纳秒级。同时，浪涌事件的总能量更多，需要的放电时间也更长，一般大于10微秒，而esd事件的放电时间一般小于1微秒。
[0003]
电源箝位电路是用于电源线和地线之间esd保护的电路，是全芯片esd保护中不可或缺的一部分。目前电源箝位电路的一个发展趋势是，除了能够在esd事件下完成放电，也能够在浪涌事件下完成放电，即实现esd和浪涌协同保护。传统的用于esd保护的箝位电路有基于rc网络的频率敏感电路和基于二极管串的电压敏感电路两种。如图1所示是基于rc网络的频率敏感电路，当电源上电时间小于rc的时常数，就会在rc电路中产生电流，电阻上产生压降，从而产生控制信号，打开大尺寸箝位nmosfet，泄放esd电荷。如图2所示是基于二极管串的电压敏感箝位电路，当esd事件发生时，电源上的电压上升，当该电压超过二极管串的阈值时，就会产生控制信号，打开后面的大尺寸箝位nmosfet，泄放esd电荷。
[0004]
然而，上述两种电路若直接用于esd和浪涌协同保护时都存在明显的缺点。rc检测电路需要比较大的时常数来保持放电的时间，当用于浪涌保护时，需要的时常数在10微秒以上，不仅占用非常大的版图面积，而且会被一些快上电或电源噪声误触发，因此不能直接用于esd和浪涌协同保护。基于二极管的电压敏感箝位电路来实现esd和浪涌协同保护，但是，其中使用到的二极管串存在静态漏电和触发电压之间难以平衡的问题，二极管数目增多会增大触发电压，对esd/浪涌保护不利，若减少二极管数目又会增大静态漏电。


技术实现要素：

[0005]
本发明的目的是提供一种低触发电压的esd和浪涌协同保护电路，解决了现有技术在版图面积、静态漏电、触发电压之间难以平衡的问题。
[0006]
本发明所采用的技术方案是，一种低触发电压的esd和浪涌协同保护电路，由rc网络、反相器、电压检测器、共源放大器和箝位晶体管级联而成，
[0007]
其中，rc网络由电容c1与关闭的pmos晶体管mp2串联而成；
[0008]
反相器由pmos晶体管mp3与nmos晶体管mn3串联而成；
[0009]
电压检测器由电阻r0、nmos晶体管mn4和二极管串ds1串联而成；
[0010]
共源放大器由pmos晶体管mp4和电阻r1串联而成；
[0011]
箝位晶体管采用的是nmos晶体管mn5；
[0012]
rc网络、反相器、电压检测器、共源放大器以及箝位晶体管的一端共同与电源vdd连接，另一端共同接地。
[0013]
本发明的低触发电压的esd和浪涌协同保护电路，其特征还在于，
[0014]
所述的rc网络的结构是：pmos晶体管mp2的栅极和源极都与vdd相连，pmos晶体管mp2的漏端与电容c1的上极板相连，电容c1的下极板与gnd相连。
[0015]
所述的反相器的结构是：pmos晶体管mp3的栅极连接rc网络的输出v
rc
，pmos晶体管mp3的源极与vdd相连，pmos晶体管mp3的漏极与nmos晶体管mn3的漏极相连，nmos晶体管mn3的栅极和源极都与gnd相连。
[0016]
所述的电压检测器的结构是：电阻r0上端与vdd相连，电阻r0下端与nmos晶体管mn4的漏极相连，nmos晶体管mn4的栅极连接反相器的输出v
a
，nmos晶体管mn4的源极连接二极管串ds1的上端，二极管串ds1的下端与gnd相连。
[0017]
所述的共源放大器的结构是：pmos晶体管mp4的源极与vdd相连，pmos晶体管mp4的栅极连接电压检测器的输出v
rd
，pmos晶体管mp4的漏极与电阻r1的上端相连，电阻r1下端与gnd相连。
[0018]
所述的箝位晶体管的结构是：箝位nmos晶体管mn5的漏极与vdd相连，箝位nmos晶体管mn5的栅极连接共源放大器输出v
g
，箝位nmos晶体管mn5的源极连接gnd。
[0019]
本发明的有益效果是，对esd和浪涌的检测更加灵敏，并且在电路正常工作的情况下，静态漏电更小。
附图说明
[0020]
图1是传统技术的基于rc网络的频率敏感的箝位电路图；
[0021]
图2是传统技术的基于二极管串的电压敏感的箝位电路图；
[0022]
图3是本发明的电压敏感的esd/浪涌协同保护箝位电路图；
[0023]
图4是本发明电路在芯片正常上电条件下的电压波形图；
[0024]
图5是本发明与传统电压敏感箝位电路在芯片正常上电条件下的电流波形图；
[0025]
图6是本发明电路在esd事件仿真条件下的电压波形图；
[0026]
图7是本发明电路在浪涌事件仿真条件下的电压波形图；
[0027]
图8是本发明电路与传统分别含有3个和4个二极管的电压敏感箝位电路在直流仿真条件下的电压图。
具体实施方式
[0028]
下面结合附图和具体实施方式对本发明进行详细说明。
[0029]
参照图1、图2，是现有技术的结构，其不足在背景技术中已经描述。
[0030]
参照图3，本发明的电路结构是，由rc网络、反相器、电压检测器、共源放大器和箝位晶体管级联而成，
[0031]
其中，rc网络由电容c1与关闭的pmos晶体管mp2串联而成，用于检测vdd的变化，并输出电压v
rc
，由于用关断的pmos代替了常规的电阻，使得时常数可高达几十毫秒；
[0032]
反相器由pmos晶体管mp3与nmos晶体管mn3串联而成，用于产生控制信号v
a
并将其
输出至电压检测器；其中pmos晶体管mp3的宽长比远大于nmos晶体管mn3的宽长比；
[0033]
电压检测器由电阻r0、nmos晶体管mn4和二极管串ds1串联而成，用于检测vdd的电压并输出电压信号v
rd
给共源放大器；
[0034]
共源放大器由pmos晶体管mp4和电阻r1串联而成，用于加强电压信号v
rd
，产生控制信号v
g
输入给箝位晶体管。
[0035]
箝位晶体管采用的是大尺寸nmos晶体管mn5，用以泄放esd电荷；
[0036]
rc网络、反相器、电压检测器、共源放大器以及箝位晶体管均级联，一端共同与电源vdd连接，另一端共同接地。
[0037]
本发明电路的元器件之间的具体连接关系是，
[0038]
rc网络：pmos晶体管mp2的栅极和源极都与vdd相连，pmos晶体管mp2的漏端与电容c1的上极板相连，电容c1的下极板与gnd相连；
[0039]
反相器：pmos晶体管mp3的栅极连接rc网络的输出v
rc
，pmos晶体管mp3的源极与vdd相连，pmos晶体管mp3的漏极与nmos晶体管mn3的漏极相连，nmos晶体管mn3的栅极和源极都与gnd相连；
[0040]
电压检测器：电阻r0上端与vdd相连，电阻r0下端与nmos晶体管mn4的漏极相连，nmos晶体管mn4的栅极连接反相器的输出v
a
，nmos晶体管mn4的源极连接二极管串ds1的上端，二极管串ds1的下端与gnd相连；
[0041]
共源放大器：pmos晶体管mp4的源极与vdd相连，pmos晶体管mp4的栅极连接电压检测器的输出v
rd
，pmos晶体管mp4的漏极与电阻r1的上端相连，电阻r1下端与gnd相连；
[0042]
箝位晶体管：箝位nmos晶体管mn5的漏极与vdd相连，箝位nmos晶体管mn5的栅极连接共源放大器输出v
g
，箝位nmos晶体管mn5的源极连接gnd。
[0043]
本发明电路的工作原理如下：
[0044]
1)正常上电时，电源上电速度较慢，通常在1微秒到1毫秒(本发明以1毫秒为例)之间上升到正常工作电压，因为rc网络的时常数很大，约几十毫秒，rc网络会产生响应，输出电压v
rc
为低电平，因此pmos晶体管mp3被开启。又因nmos晶体管mn3是一个常关nmos，反相器的输出v
a
为高电平(即工作电压)。v
a
可以看做是mn4的栅源电压与二极管串ds1的分压之和，通过合理选择二极管数目可以保证mn4和二极管串ds1的阈值电压之和大于工作电压，因此此时mn4处于关断或者亚阈值导通的状态，流过其的电流很小，电阻r0上分压近似可以忽略，v
rd
与vdd基本相同，因此pmos晶体管mp4此时状态为关断，v
g
为低电平，箝位nmos处于关断状态。经过较长时间之后，v
rc
上升为高电平，pmos晶体管mp3关断，即此时mn3和mp3都是关断的，输出va由两者的等效电阻决定。通过设置nmos晶体管mn3的宽长比远大于pmos晶体管mp3宽长比，可以保证nmos晶体管mn3的分压很小，反相器v
a
输出为低电平，nmos晶体管mn4严格关闭，此时二极管串支路的静态漏电流下降到皮安数量级。
[0045]
2)当esd事件发生时，上电速度快(本发明以10ns为例)，rc网络产生响应，v
rc
为输出为低电平，pmos晶体管mp3被打开，v
a
与vdd相等。初始阶段箝位晶体管mn5没有打开放电，因此esd电荷会一直在vdd上积累，导致vdd会上升到较高数值，并超过二极管串ds1和nmos晶体管mn4的阈值电压之和，因此，二极管串ds1和nmos晶体管mn4均导通，电阻r0上的出现分压，vrd明显低于vdd，从而开启pmos晶体管mp4，将vg上拉至接近vdd，打开箝位晶体管mn5泄放esd电荷。
[0046]
3)浪涌事件发生在电路正常工作时，当浪涌事件到来时，vdd电压从工作电压逐渐在几微秒上升到较高值，类似于esd事件，浪涌也满足rc网络响应和电压检测器导通要求，因此箝位晶体管mn5也会被打开放电。与esd事件不同的是，浪涌放电之后vdd电压会逐渐降低至正常工作电压，需要保证箝位晶体管mn5关断。当vdd小于电压检测器的阈值时，电阻r0上不再有压降，vrd与vdd相等，pmos晶体管mp4和箝位晶体管mn5都关断，停止放电。
[0047]
以下仿真验证过程中，本发明电路结构均在0.18微米、1.8v的互补金属氧化物半导体工艺下进行，其中二极管串ds1中包含2个二极管。
[0048]
本发明电路的技术效果通过以下具体的仿真结果说明：
[0049]
仿真1)电源电压vdd在1ms由0上升到1.8v的状态，对本发明电路在正常上电的情况进行了仿真，节点电压如图4所示，静态电流如图5所示。如图4所示，虽然上电速度很慢，但rc网络的时常数非常大，因此初始v
rc
还是明显低于vdd，后逐渐升高。此时，pmos晶体管mp3打开，v
a
被上拉至与vdd相持的高电平。然而，尽管v
a
已经与vdd一样高，但由于vdd只有1.8v，nmos晶体管mn4的源极电压v
rs
大约为两个二极管的导通电压1.32v，因此nmos晶体管mn4的栅源电压为0.48v，nmos晶体管mn4处于亚阈值导通状态，流过电压检测器支路的电流很小(960na)，电阻r0上分压很小，因此v
rd
约等于vdd，pmos晶体管mp4关断，v
g
为低电平，箝位晶体管mn5不会打开。
[0050]
经过约18ms之后，v
rc
上升为高电平，pmos晶体管mp3关闭，由于nmos晶体管mn3的宽长比远大于pmos晶体管mp3的宽长比，v
a
被nmos晶体管mn3下拉至接近0v，此时nmos晶体管mn4严格关闭，静态漏电下降到600pa。相比之下，图2所示的传统电压敏感电路(以含3个二极管为例)的静态漏电为21μa，主要为二极管串ds0的电流。要想减小静态漏电就需要增加二极管数目，但这会降低检测灵敏性，对esd保护不利。实际上，即使是只含有3个二极管的传统电路其检测灵敏度也低于本发明电路，这将在下文中说明。因此本发明电路与图2传统电路相比可以明显的减小静态漏电。
[0051]
仿真2)电源电压在10ns内从0上升到5v，脉宽为100ns，对本发明电路在esd情况下的状态进行仿真，仿真节点电压图如图6所示。如图所示，v
rc
为远低于vdd，pmos晶体管mp3晶体管开启，v
a
被上拉为与vdd相持的高电平，由于此时vdd较高(5v)，nmos晶体管mn4的源极电压达到2.3v，而其栅极电压为5v，因此nmos晶体管mn4打开，电阻r0上约有分压2.7v，v
rd
节点电压约为2.3v，从而打开pmos晶体管mp4，将v
g
上拉为高电平，打开箝位晶体管mn5进行放电。
[0052]
仿真3)电源电压在8μs内从正常工作的1.8v上升到了4v，再从8μs到30μs的时间内逐渐再下降至1.8v，对本发明在浪涌情况下的状态进行仿真，仿真节点电压图如图7所示。如图，由于rc网络时常数很大，在浪涌发生(vdd从1.8v上升至30μs下降为1.8v)过程中v
rc
近似保持不变，当电源电压上升到大约2.2v左右的时候，v
a
迅速上升，当v
a
上升到2.3v左右时，电压检测器开启，电阻r0上有了分压，此时v
rd
从刚开始的跟随vdd逐渐下降至1.8v左右，因此pmos晶体管mp4被打开，v
g
也开始快速上升，箝位晶体管mn5打开。当vdd逐渐下降到2.2v以下，电阻r0上的分压逐渐不足以维持pmos晶体管mp4的开通，因此v
g
节点被下拉至低电平，箝位晶体管mn5关断，停止放电。
[0053]
仿真4)，电源电压在8μs从0上升至3v，对本发明电路和传统电压敏感电路(即图2电路)的灵敏性进行对比，仿真结果是节点电压，如图8所示。可以看到，随着vdd上升，本发
明电路的电压检测信号vrd更早与vdd分离，最终的值也明显小于传统电路的电压检测信号v
ds0
，说明本发明电路检测更加灵敏。
[0054]
综上所述，本发明的主要创新点是提出了一种新的电压检测器，即在传统的二极管串中，去掉与电阻直接相连的那个二极管，而使用一个栅极电压受rc网络控制的nmos晶体管mn4替代。这样的好处是在vdd升高的情况下，电压检测器的输出v
rd
的电压会更早与vdd分离，即检测灵敏度更高。这是因为nmos晶体管mn4与电阻r0构成一个类似电阻做负载的共源极放大器，当输入信号va越高，输出信号v
rd
越低，即输入输出反相，在vdd升高的情况下削弱v
rd
升高的趋势，甚至在部分电压区间出现下降的趋势。而在传统二极管串电路中，随着vdd的升高，输出vds0总是趋于升高。
[0055]
补充说明：nmos晶体管mn4与二极管串ds1的位置不能互换，即nmos晶体管mn4不能位于二极管串ds1的下方。若按照nmos晶体管mn4在下，而二极管串ds1在上的连接关系，则会出现如下情况：当电路处于正常上电的情况下，初始阶段由于rc网络仍然会响应，v
a
＝vdd＝1.8v，那么nmos晶体管mn4的栅源电压为1.8v，则nmos晶体管mn4处于强导通状态，nmos晶体管mn4的源漏电压会非常低，v
rd
(mp4的栅极电压)大约等于1.8v减去2个二极管的导通电压，那么pmos晶体管mp4会处于亚阈值导通，从而导致v
g
升高，nmos晶体管mn5开启放电，即发生所谓误触发，而这是不期望的。如果把二极管数目增加为3个来避免上述误触发，显然又会使得esd和浪涌下的触发电压升高，不如本发明电路检测灵敏，如图8所示。