协议转换桥接电路、知识产权核以及系统级芯片的制作方法

1.本发明实施例涉及计算机硬件技术，具体涉及芯片技术，尤其涉及一种协议转换桥接电路、知识产权核以及系统级芯片。


背景技术：

2.随着高性能，大规模芯片的功能日益趋向复杂，对于芯片系统级测试以及可靠性测试的要求也变得越来越高。
3.传统的芯片内部的jtag（joint test action group，联合测试工作组）网络和测试逻辑如图1a所示，在图1a中，芯片通过jtag管脚接收jtag管脚输入信号，由测试访问口（test access port，tap）控制器将该jtag管脚输入信号转换为对应的jtag测试信号后，经由jtag网络发送至芯片中的一个或者多个ip核进行结构性测试。示例性的，对ip核内的制作测试控制逻辑进行测试。测试这部分逻辑的主要目的是在测试机台上发现芯片在生产加工中出现的各种结构性问题。
4.但是，在很多应用场景中，为了节省板级测试环境开发成本，芯片中可能是没有提供jtag网络相关的外部管脚的，或者在产品成品板上是没有任何测试相关的管脚连接的。在这种情况下，还希望利用jtag网络进行芯片调试就变得非常困难了。


技术实现要素：

5.本发明实施例提供了一种协议转换桥接电路、知识产权核以及系统级芯片，以实现在不使用的jtag管脚的前提下，通过noc（network on chip，片上网络）网络发出的测试指令对整个jtag测试网络进行控制，执行相应的jtag测试功能。
6.第一方面，本发明实施例提供了一种协议转换桥接电路，包括：相连的测试信号转换电路以及协议转换驱动电路；测试信号转换电路，用于接收符合noc标准协议的标准测试信号，并从标准测试信号中解析出至少一项测试信息；将所述测试信息转换为测试对象所适配的目标测试信号，所述目标测试信号为符合noc时钟域的并行信号；协议转换驱动电路，用于将目标测试信号转换为符合jtag标准协议的jtag管脚输入信号，以对所述测试对象进行jtag测试，所述jtag管脚输入信号为符合jtag时钟域的串行信号。
7.第二方面，本发明实施例还提供了一种ip核，包括：如本发明任一实施例所述的协议转换桥接电路。
8.进一步的，所述ip核为中央测试控制ip核。
9.第三方面，本发明实施例还提供了一种soc（system
‑
on
‑
a
‑
chip，系统级芯片），包括：tap（test access port，测试访问口）控制器、noc路由器、至少一个标准ip核和如本发明任一实施例所述的中央测试控制ip核；各标准ip核和中央测试控制ip核通过tap控制器，形成片上的联合测试工作组
jtag网络，各标准ip核和中央测试控制ip核通过noc路由器，形成片上的noc网络；所述中央测试控制ip核，用于从noc路由器接收符合noc标准协议的标准测试信号，并从标准测试信号中解析出至少一项测试信息；将所述测试信息转换为目标测试信号；将目标测试信号转换为符合jtag标准协议的jtag管脚输入信号，并将所述jtag管脚输入信号传输至所述tap控制器；其中，所述目标测试信号为符合noc时钟域的并行信号，所述jtag管脚输入信号为符合jtag时钟域的串行信号；所述tap控制器，用于将接收的所述jtag管脚输入信号转换为jtag测试信号后，通过所述jtag网络将所述jtag测试信号发送至所述标准测试信号指向的标准ip核；所述标准ip核，用于在接收到jtag测试信号时，执行匹配的jtag测试。
10.本发明实施例的技术方案构建了一个新型的协议转换桥接电路，包括相连的测试信号转换电路以及协议转换驱动电路；测试信号转换电路，用于接收符合noc标准协议的标准测试信号，并从标准测试信号中解析出至少一项测试信息；将所述测试信息转换为测试对象所适配的目标测试信号，所述目标测试信号为符合noc时钟域的并行信号；协议转换驱动电路，用于将目标测试信号转换为符合jtag标准协议的jtag管脚输入信号，以对所述测试对象进行jtag测试。本发明实施例的技术方案使得soc上的任一ip都可以通过noc网络发出测试指令，控制整体jtag网络的测试逻辑，实现了在不使用的jtag管脚的前提下，通过noc网络发出的测试指令对整个jtag测试网络进行控制的技术效果。
附图说明
11.图1a为现有技术中的一种芯片内部jtag网络的结构图；图1b是本发明实施例一中的一种协议转换桥接电路的结构图；图2a是本发明实施例二中的另一种协议转换桥接电路的结构图；图2b是本发明实施例二所适用的一种脉冲模式接收读取电路所接收的标准读信号的时序图；图2c是本发明实施例二所适用的另一种脉冲模式接收读取电路所接收的标准读信号的时序图；图2d是本发明实施例二所适用的一种脉冲模式接收写入电路的标准写信号的时序图；图2e是本发明实施例二所适用的另一种脉冲模式接收写入电路的标准写信号的时序图；图2f是本发明实施例二所适用的一种握手模式接收读取电路的标准读信号的时序图；图2g是本发明实施例二适用的一种握手模式接收写入电路的标准写信号的时序图；图3是本发明实施例三中的又一种协议转换桥接电路的结构图；图4是本发明实施例四中的一种ip核的结构示意图；图5a是本发明实施例五中的一种soc的结构示意图；图5b是本发明实施例五中的另一种soc的结构示意图。
具体实施方式
12.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
13.为了便于理解本发明的各实施例，首先将本案的主要发明构思进行简述：随着片上系统的日益复杂，片上搭载的功能模块、存储模块也越来越多，片上总线系统被越来越频繁的应用起来。noc作为片上高速、高性能网络模块被业界广泛认可和使用。noc是一种针对多核soc设计的新型片上通信架构，提供了一种新的片上通信结构解决方案。通过在soc中使用noc router（路由器），可以构建片上的noc网络。进而，片上搭载的各种ip核可以使用该noc网络进行高效的片上通信。
14.相应的，noc做为一个基于axi（advanced extensible interface，先进可扩展接口）标准协议（典型的，axi4）的片上互联解决方案被很多大公司应用。用于芯片内各个ip核之间相互进行各种存储器的读写传输。也即，可以通过noc网络实现对ip核内各种功能逻辑进行测试。
15.发明人通过对noc网络以及传统jtag网络进行广泛研究后，在jtag协议和noc协议的基础上，开发出了一种新型的，将符合noc axi4协议的并行数据码流转换为符合jtag tap 1149.1协议的串行数据流的协议转换桥接电路。
16.通过上述设置，配置于芯片中任一ip核中的存储器或者控制器，都可以发出测试指令，并将该测试指令通过noc网络传输到片上jtag网络中的tap 控制器，进而控制整体jtag网络的测试逻辑，实现对一个或者多个核中的一个或者多个测试对象进行jtag测试。打通了noc网络和jtag网络之间的天然屏障，实现了在芯片中未配置jtag 管脚的情况下，通过芯片中的ip核驱动片内jtag控制器，进行在线的芯片测试。
17.实施例一图1b为本发明实施例一提供的一种协议转换桥接电路的结构图，本实施例可适用于将符合noc标准协议的标准测试信号转换为符合jtag标准协议的jtag管脚输入信号的情况。如图1b所示，所述协议转换桥接电路包括：相连的测试信号转换电路110以及协议转换驱动电路120。
18.测试信号转换电路110，用于接收符合noc标准协议的标准测试信号，并从标准测试信号中解析出至少一项测试信息；将所述测试信息转换为测试对象所适配的目标测试信号，所述目标测试信号为符合noc时钟域的并行信号。
19.在本实施例中，所述标准测试信号具体可以是指从noc网络中读取的，用于对jtag网络中的一个或者多个ip核进行jtag测试的信号。
20.其中，所述测试对象可以为ip核中的一个或者多个存储器或者控制器等。所述存储器可以包括：寄存器，静态只读存储器（rom，read only memory）和静态随机存储器（sram，static random
‑
access memory）等可以执行数据存取操作的存储设备，本实施例对此并不进行限制。
21.其中，标准测试信号中包括的测试信息可以为测试类型（例如，写测试或者读测试），与读测试匹配的读地址以及与写测试对应的写地址和写数据等。
22.在本实施的一个可选的实施方式中，所述测试信号转换电路可以包括：相连的测
试信息提取模块1101和协议转换模块1102。
23.测试信息提取模块1101，用于接收符合noc标准协议的标准测试信号；从标准测试信号中解析出至少一项测试信息，所述标准测试信号指向所述测试对象。
24.协议转换模块1102，用于将接收的所述测试信息转换为所述测试对象所适配的目标测试信号，并以并行传输的方式输出所述目标测试信号。
25.在本实施例的一个可选的实施方式中，可以预先首先通过设置在芯片上的noc router构建片上的noc网络，并相应可以将测试信号转换电路与noc router（路由器）相连，以使得协议转换桥接电路接收经由noc网络发送的，符合noc标准协议的标准测试信号。在测试信号转换电路接收到标准测试信号后，通过测试信息提取模块1101和协议转换模块1102的共同配合，将标准测试信号转换为对jpag网络中的单个存储器（也即，测试对象）的一系列简单访问。
26.同时，该jpag网络中的测试对象需要支持许多不同的模式来响应这些访问。相应的，下游存储器不需要获知noc突发，也看不到一个noc突发和一系列单传输的noc传输之间的任何区别。测试信号转换电路负责将突发序列转化为一系列简单的单独寄存器访问，每次访问都有适当的地址增量。
27.其中，所述标准测试信号可以为该测试对象所在ip核内设置的控制器（或者控制电路）经由该noc网络向测试信号转换电路发送的，也可以为芯片内设置的，区别于所述测试对象所在ip核的其他ip核内设置的控制器（或者控制电路）经由该noc网络向测试信号转换电路发送的，本实施例对此并不进行限制。其中，标准测试信号可以是指支持axi总线协议的测试信号。
28.协议转换驱动电路120，用于将目标测试信号转换为符合jtag标准协议的jtag管脚输入信号，以对所述测试对象进行jtag测试，所述jtag管脚输入信号为符合jtag时钟域的串行信号。
29.在本实施中，协议转换驱动电路120主要对目标测试信号进行两方面处理，一个是将目标测试信号的时钟域由noc时钟域转换为jtag时钟域，另一个是将目标测试信号由并行信号转换为串行信号，以最终模拟出从jtag管脚输入信号处得到的jtag管脚输入信号，进而在不配置jtag管脚输入信号的情况下，也能相应的驱动tap控制器，实现对各ip核的jpag测试。
30.本发明实施例的技术方案构建了一个新型的协议转换桥接电路，包括相连的测试信号转换电路以及协议转换驱动电路；测试信号转换电路，用于接收符合noc标准协议的标准测试信号，并从标准测试信号中解析出至少一项测试信息；将所述测试信息转换为测试对象所适配的目标测试信号，所述目标测试信号为符合noc时钟域的并行信号；协议转换驱动电路，用于将目标测试信号转换为符合jtag标准协议的jtag管脚输入信号，以对所述测试对象进行jtag测试。本发明实施例的技术方案使得soc上的任一ip都可以通过noc网络发出测试指令，控制整体jtag网络的测试逻辑，实现在不使用的jtag管脚的前提下，通过noc网络发出的测试指令对整个jtag测试网络进行控制，执行相应的jtag测试功能的技术效果。
31.在上述各实施例的基础上，测试信息提取模块1101可以进一步包括：读通道模块，和/或写通道模块；
读通道模块，用于接收符合noc标准协议的标准读信号，并从标准读信号中解析出至少一项读测试信息；写通道模块，用于接收符合noc标准协议的标准写信号，并从标准写信号中解析出至少一项写测试信息。
32.可选的，所述读通道模块，和/或写通道模块可以具体为状态机，典型的，可选可以为fsm（finite
‑
state machine，有限状态机）。
33.以写通道模块为例，该写通道状态机主要的工作是，接收noc router发送的单笔或者多笔的标准写信号，并基于不同的标准写信号的不同数据模式，对该标准写信号进行采样处理（也即，解析操作），将该标准写信号转换为本地的存储器可以识别的一项或者多项写测试信息。典型的，该写测试信息可以为写地址以及写数据。
34.需要说明的是，测试信息提取模块1101在接收到标准测试信号后，可以根据该标准测试信号中包括的读使能信号或者写使能信号，确定将该标准测试信号提供给读通道模块进行读测试信息的解析，或者，提供给写通道模块进行写测试信息的解析。也即，一般来说，同一时间，仅有读通道模块或者写通道模块中的一路进行工作。
35.需要说明的是，测试信息提取模块1101可以仅包括读通道模块，也可以仅包括写通道模块，也即，读通道模块和写通道模块可以单独实例化，以提供只读或只写访问，或者，还可以将读通道模块和写通道模块分别连接到多端口内存的不同端口等，本实施例对此并不进行限制。
36.在上述各实施例的基础上，测试信息提取模块1101还可以包括：分别与读通道模块和写通道模块相连的第一仲裁模块；所述第一仲裁模块，用于在同时接收到标准读信号和标准写信号时，在标准读信号和标准写信号中选择一个信号，并将所选择的信号发送对应的通道模块中进行解析处理。
37.如前所述，同一时间，测试信息提取模块1101中的读通道模块和写通道模块仅有一路可以工作，因此，可以在读通道模块和写通道模块之前设置一个仲裁模块，该仲裁模块可以在同时接收到标准读信号和标准写信号时，按照一定的仲裁标准，选取其中的标准读信号发送至读通道模块中进行解析处理，或者，选择其中的标准写信号发送至写通道模块中进行解析处理。
38.实施例二图2a为本发明实施例二提供的一种协议转换桥接电路的结构图，如图2a所示，所述读通道模块包括：脉冲模式接收读取电路210，和/或握手模式接收读取电路220；写通道模块包括：脉冲模式接收写入电路230，和/或握手模式接收写入电路240；所述协议转换模块为第一类配置寄存器250。
39.所述脉冲模式接收读取电路210，用于接收脉冲模式的标准读信号，并从脉冲模式的标准读信号中解析出至少一项读测试信息；所述握手模式接收读取电路220，用于接收握手模式的标准读信号，并从握手模式的标准读信号中解析出至少一项读测试信息；所述脉冲模式接收写入电路230，用于接收握手模式的标准写信号，并从握手模式的标准写信号中解析出至少一项写测试信息；
所述握手模式接收写入电路240，用于接收握手模式的标准写信号，并从握手模式的标准写信号中解析出至少一项写测试信息。
40.所述第一类配置寄存器250，具体用于：在接收到测试信息后，根据预先设置的测试信号配置参数和所述测试信息，形成并输出目标测试信号；所述测试信号配置参数与所述测试对象相适配。
41.在本实施例中，将noc标准协议的标准测试信号具体化为符合axi4总线协议的axi信号。相应的，由于该axi4总线协议一般支持两种通信机制的axi信号，一种是脉冲模式，另一种是握手模式。其中，脉冲模式对时序要求比较严，而握手模式则对时序要求相对宽松。相应的，为了能够对上述两种通信机制的标准测试信号均能进行相应的格式转换，在本实施例中分别设置适配上述两种通信机制的读写通道模块。
42.也即，为了更加广泛的适应于noc网络，我们设计的测试信号转换电路支持noc工作在脉冲模式或握手模式两种通信模式的情况下接收数据到协议转换模块中。下面就具体接收这两种模式的接收电路：（一）脉冲模式接收电路：在脉冲模式下，测试信号转换电路支持单周期内存访问，以及基于简单的请求/确认脉冲协议的多周期内存访问的等待状态。在此模式中，信号reg_read_req_ack被忽略，信号reg_read_data_ack被设置为零。读写通道的行为由信号reg_*_single_cycle控制。在传输进行时，不能更改这些信号。
43.其中，在图2b中示出了当脉冲模式读取reg_read_single_cycle == 1时，脉冲模式接收读取电路所接收的标准读信号的时序图。
44.在此模式中，reg_read_data_valid信号将被忽略，因为预期寄存器块将在reg_read_req有效的相同周期中提供读取数据。假设寄存器块在reg_read_req之后的循环中准备进行新的访问。
45.其中，在图2c中示出了脉冲模式读取reg_read_single_cycle == 0时，脉冲模式接收读取电路所接收的标准读信号的时序图。
46.在这种模式下，寄存器块可以等待任意次数的循环，然后返回读取的数据，并将reg_read_data_valid置有效。reg_read_data_valid信号可以组合依赖于reg_read_req，并且可以在引发reg_read_req的同一个周期中置有效。在reg_read_data_valid置有效之前，读取的地址在reg_read_addr上保持稳定。假设寄存器块在reg_read_data_valid之后的循环中准备好进行新的访问。
47.其中，在图2d中示出了当脉冲模式写reg_write_single_cycle == 1时，脉冲模式接收写入电路的标准写信号的时序图。
48.在这种模式下，reg_write_ack信号将被忽略，因为寄存器块将在reg_write_req置有效的相同周期内完成写请求。假设寄存器块在reg_write_req之后的循环中准备好进行新的访问。
49.其中，在图2e中示出了当脉冲模式写reg_write_single_cycle == 0时，脉冲模式接收写入电路的标准写信号的时序图。
50.在这种模式下，在reg_write_ack置有效之前，写地址和数据在reg_write_addr和reg_write_data上保持稳定。reg_write_ack信号可以组合依赖于reg_write_req，并且可
以在reg_write_req置有效的同一个周期中置有效。假设寄存器块在reg_write_ack之后的循环中准备好进行新的访问。
51.其中，在脉冲模式下，读/写byte
‑
enable信号的工作模式如下：reg_read_en_strb信号用作窄noc传输的每字节读取启用。这样，noc从程序将相应的reg_read_en_strb位低的字节表示为“不关心”。记忆可能会利用这些信息来优化访问。类似地，对于写访问，信号reg_write_strb用作字节启用。相应的reg_write_strb位低的字节必须保持不变。reg_read_en_strb和reg_write_strb信号在reg_addr(和reg_write_data)应该是稳定的周期中是稳定的。
52.（二）握手模式接收电路：在握手模式下，从接收端模块支持发出管道读取请求。
53.发出读请求(reg_read_req/reg_read_req_ack)和接收读数据(reg_read_data_valid/reg_read_data_ack)是分开的。握手的操作类似于noc有效/就绪握手模型。任何一方都可以通过拒绝ack信号对另一方施加反向压力，即寄存器存储器可以延迟接收读请求，而从器件可以延迟接收读数据。与noc有效/准备握手不同，完成握手的目的地信号可能对来自源的相应信号有组合依赖性。写请求同样使用握手reg_write_req/reg_write ack进行操作。握手表示写请求的完成。在握手模式中忽略reg_*_single_cycle信号。对于在发出读/写请求的相同周期内访问返回数据/执行写操作的内存，可以经常将ack信号设置为1。
54.其中，在图2f中示出了本发明实施例二所适用的一种握手模式接收读取电路的标准读信号的时序图。在图2g中示出了本发明实施例二适用的一种握手模式接收写入电路的标准写信号的时序图。
55.其中，读/写byte
‑
enable信号在握手模式下，这些信号的工作方式与脉冲模式相同。
56.如前所述，在通过测试信息提取模块中与不同通信模式匹配的读通道模块或者写通道模块中解析出指向测试对象的至少一项测试信息（例如，写数据以及写地址等控制信息）后，将上述各项测试信息发送至第一类配置寄存器，并通过该第一类配置寄存器根据预先设置的测试信号配置参数和所述测试信息，形成并输出针对该测试对象的目标测试信号。
57.可选的，可以在该第一类配置寄存器中，建立与不同存储器分别对应的配置信息映射关系。其中，所述测试信号配置参数中可以包括：有效位或者控制比特等信息。相应的，在接收到该至少一项测试信息后，可以将上述测试信息与该测试信号配置信息进行组合，得到并输出相应的目标测试信号。以基于jtag网络实现对测试的读写测试。
58.本发明实施例的技术方案构建了一个新型的协议转换桥接电路，包括相连的测试信号转换电路以及协议转换驱动电路；测试信号转换电路，用于接收符合noc标准协议的标准测试信号，并从标准测试信号中解析出至少一项测试信息；将所述测试信息转换为测试对象所适配的目标测试信号，所述目标测试信号为符合noc时钟域的并行信号；协议转换驱动电路，用于将目标测试信号转换为符合jtag标准协议的jtag管脚输入信号，以对所述测试对象进行jtag测试。本发明实施例的技术方案使得soc上的任一ip都可以通过noc网络发出测试指令，控制整体jtag网络的测试逻辑，实现在不使用的jtag管脚的前提下，通过noc网络发出的测试指令对整个jtag测试网络进行控制，执行相应的jtag测试功能的技术效
果。
59.实施例三图3是本发明实施例三中的一种协议转换桥接电路的结构图，如图3所示，所述协议转换驱动电路，具体包括：依次相连的收发转换模块310以及格式转换模块320。
60.在本实施例中，协议转换驱动电路在接收到测试信号转换电路发送的，符合noc时钟域的、并行的目标测试信号后，通过收发转换模块310和格式转换模块320，最终将该目标测试信号，转换为符合jtag时钟域，且为串行的jtag管脚输入信号。其中：收发转换模块310，用于接收所述目标测试信号；将所述目标测试信号转换为与各jtag管脚对应的管脚描述信号，所述管脚描述信号为符合noc时钟域的并行信号。
61.具体的，所述管脚描述信号与该目标测试信号均符合noc时钟域，且均为并行信号，区别在于，该管脚描述信号中包括了jtag管脚配置参数，且该管脚描述信号是与各jtag管脚相对应的，也即，与tdi、tck、tms以及tdo等jtag管脚相对应。
62.格式转换模块320，用于将所述管脚描述信号转换为符合jtag时钟域，且为串行的所述jtag管脚输入信号。
63.具体的，通过格式转换模块320的处理，最终将管脚描述信号的时钟域由noc时钟域转换为jtag时钟域，并同时将管脚描述信号有并行信号转换为串行信号。
64.在上述各实施例的基础上，收发转换模块310可以具体包括：第二类配置寄存器；第二类配置寄存器，具体可以用于：在接收到所述目标测试信号后，根据预先设置的jtag管脚配置参数和所述目标测试信号，形成并输出所述管脚描述信号。
65.可选的，该第二类配置寄存器中包括多个寄存器，上述寄存器在接收到目标测试信号后，根据预先设置的jtag管脚配置参数，输出匹配的管脚描述信号。其中，在表1中示出了第二类配置寄存器中各寄存器的功能说明。
66.表1
寄存器名称寄存器说明jtag
‑
noc_ctl32位宽写寄存器，用于控制接口与tap逻辑。可以通过读入寄存器来观察程序的最后一个值。jtag
‑
noc_com32位宽写寄存器jtag
‑
noc_status32位宽只读寄存器，读取jtag
‑
noc_slave的状态。jtag
‑
noc_tdi32位宽写寄存器，生成tdi的数据流。可以通过读入寄存器来观察程序的最后一个值。jtag
‑
noc_tms32位宽的写寄存器，为tms生成数据流。可以通过读入寄存器来观察程序的最后一个值。写入jtag
‑
noc_tms可能会触发传输，并将jtag
‑
noc_tdi和jtag
‑
noc_tms的内容作为串行流驱动到tap中。jtag
‑
noc_tdo32位宽只读，用于存储tdo返回值。jtag
‑
noc_tdo_mask32位宽的写寄存器来屏蔽jtag
‑
noc_tdo。1'b1掩码对应于1'b0的位。
在上述各实施例的基础上，所述格式转换模块可以具体包括：相连的并串转换电路以及时钟域转换电路；所述并串转换电路，用于对所述管脚描述信号进行并串转换，转换为符合noc时钟域的串行中间信号；
所述时钟域转换电路，用于对接收的所述串行中间信号进行时钟域转换，转换为符合jtag时钟域的所述jtag管脚输入信号。
67.本发明实施例的技术方案构建了一个新型的协议转换桥接电路，包括相连的测试信号转换电路以及协议转换驱动电路；测试信号转换电路，用于接收符合noc标准协议的标准测试信号，并从标准测试信号中解析出至少一项测试信息；将所述测试信息转换为测试对象所适配的目标测试信号，所述目标测试信号为符合noc时钟域的并行信号；协议转换驱动电路，用于将目标测试信号转换为符合jtag标准协议的jtag管脚输入信号，以对所述测试对象进行jtag测试。本发明实施例的技术方案使得soc上的任一ip都可以通过noc网络发出测试指令，控制整体jtag网络的测试逻辑，实现在不使用的jtag管脚的前提下，通过noc网络发出的测试指令对整个jtag测试网络进行控制，执行相应的jtag测试功能的技术效果。
68.实施例四图4是本发明实施例四中的一种ip核的结构示意图。如图4所示，该ip核中包括如本发明任一实施例所述的协议转换桥接电路。
69.该协议转换桥接电路，包括：相连的测试信号转换电路以及协议转换驱动电路；测试信号转换电路，用于接收符合片上网络noc标准协议的标准测试信号，并从标准测试信号中解析出至少一项测试信息；将所述测试信息转换为测试对象所适配的目标测试信号，所述目标测试信号为符合noc时钟域的并行信号；协议转换驱动电路，用于将目标测试信号转换为符合联合测试工作组jtag标准协议的jtag管脚输入信号，以对所述测试对象进行jtag测试，所述jtag管脚输入信号为符合jtag时钟域的串行信号。
70.在上述各实施例的基础上，所述ip核可以为中央测试控制ip核。
71.在本实施例中，通过在芯片中配置一个或多个上述的ip核后，该ip可以通过noc网络发出测试指令，控制整体jtag网络的测试逻辑，实现了在不使用的jtag管脚的前提下，通过noc网络发出的测试指令对整个jtag测试网络进行控制，执行相应的jtag测试功能的技术效果。
72.实施例五图5a示出了本发明实施例五中的一种soc的结构示意图。如图5a所示，所述soc包括：tap控制器510、noc路由器520、至少一个标准ip核530和如本发明任一实施例所述的中央测试控制ip核540；各标准ip核530和中央测试控制ip540核通过tap控制器510，形成片上的jtag网络，各标准ip核530和中央测试控制ip核540通过noc路由器520，形成片上的noc网络；中央测试控制ip核540，用于从noc路由器520接收符合noc标准协议的标准测试信号，并从标准测试信号中解析出至少一项测试信息；将所述测试信息转换为目标测试信号；将目标测试信号转换为符合jtag标准协议的jtag管脚输入信号，并将所述jtag管脚输入信号传输至所述tap控制器；其中，所述目标测试信号为符合noc时钟域的并行信号，所述jtag管脚输入信号为符合jtag时钟域的串行信号；tap控制器510，用于将接收的所述jtag管脚输入信号转换为jtag测试信号后，通
过所述jtag网络将所述jtag测试信号发送至所述标准测试信号指向的标准ip核530；所述标准ip核530，用于在接收到jtag测试信号时，执行匹配的jtag测试。
73.在图5b中示出了本发明实施例五中的另一种soc的结构示意图。如图5b所示，所述芯片还包括：多个jtag管脚550；所述中央测试控制ip核还包括：第二仲裁模块560。
74.其中，所述第二仲裁模块560的输入端分别与所述协议转换桥接电路以及各所述jtag管脚550相连，所述第二仲裁模块560的输出端与所述tap控制器相连；所述第二仲裁模块560，用于在同时接收到各jtag管脚550和协议转换桥接电路发送的信号时，从接收的两个信号中选择一个信号，并将选择的信号发送至所述tap控制器。
75.在本实施例中，通过在soc中配置中央测试控制ip核后，该中央测试控制ip核可以通过noc网络发出测试指令，控制整体jtag网络的测试逻辑，实现了在不使用的jtag管脚的前提下，通过noc网络发出的测试指令对整个jtag测试网络进行控制，执行相应的jtag测试功能的技术效果。
76.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。