时延测量电路、方法、芯片及电子设备与流程

1.本技术实施例涉及芯片设计技术领域，尤其涉及一种时延测量电路、方法、芯片及电子设备。


背景技术：

2.在芯片工作的过程中，为了使得芯片的工作频率在合适的频率范围内，通常测量芯片的时延，根据芯片的时延对芯片的工作电压进行调整，从而使得芯片的工作频率在合适的频率范围内。
3.在相关技术中，在芯片中设置关键路径监测器(critical path monitor，cpm)，cpm用于得到芯片的时延。cpm具有图1所示的结构，如图1所示，cpm包括同步器、时延综合模块、两个边沿探测模块和数据分析模块等，其中，时延综合模块包括4输入与非门序列、3输入或非门序列、加法器路径、导线主导路径、传输门序列、第一选择器、第二选择器和第三选择器。
4.在上述现有技术中，cpm为通用检测器，能够设置在任意一个芯片中，与芯片中的时序电路无关，导致得到的芯片的时延的准确性较差。


技术实现要素：

5.本技术实施例提供一种时延测量电路、方法、芯片及电子设备，用于提高预测芯片的时延或者频率的准确性。
6.第一方面，本技术实施例提供一种时延测量电路，应用于芯片中，时延测量电路包括：测量电路、副本电路和串扰电路；芯片中还包括时序电路，副本电路为时序电路对应的目标电路；
7.测量电路和副本电路连接，副本电路还与串扰电路连接；
8.副本电路用于模拟产生时序电路中的数据信号；
9.串扰电路用于产生串扰信号，串扰信号用于对数据信号产生干扰；
10.测量电路用于测量受串扰信号干扰的副本电路的路径时延，副本电路的路径时延用于预测所述芯片的时延或者频率。
11.在一种可能的设计中，副本电路包括第一元器件、第二元器件和第一连接线；所述第一连接线连接第一元器件和第二元器件，第一连接线为上受到串扰信号干扰所产生的干扰值大于或等于预设值的连接线；
12.串扰电路包括第三元器件、第四元器件和第二连接线；所述第二连接线连接所述第三元器件和所述第四元器件；
13.第三元器件与向第一元器件提供数据信号的元器件连接。
14.在一种可能的设计中，第一连接线与第二连接线平行设置在芯片中。
15.在一种可能的设计中，第一连接线和第二连接线在芯片中的走线形状为预设折线形状。
16.在一种可能的设计中，第三元器件为第一元器件的反向逻辑器件。
17.在一种可能的设计中，第一连接线对应的串扰电路的数量为n，n为大于或等于2的整数；
18.n个串扰电路中的第二连接线平行设置，第一连接线平行设置于n个串扰电路中的第二连接线之间。
19.在一种可能的设计中，第一连接线与n个串扰电路中的每个第二连接线之间的距离均小于或等于预设距离。
20.在一种可能的设计中，还包括：串扰控制电路；
21.串扰控制电路分别与串扰电路和副本电路连接；
22.串扰控制电路用于控制串扰电路与副本电路的导通或者断开。
23.在一种可能的设计中，测量电路包括：第一触发器、第二触发器和处理电路；其中，
24.第一触发器的输入端与处理电路输出端连接，第一触发器的输出端与所述副本电路的输入端连接，副本电路的输出端与第二触发器的输入端连接，第二触发器的输出端与处理电路的输入端连接。
25.第二方面，本技术实施例提供一种时延测量方法，应用于芯片中所述时延测量电路包括测量电路、副本电路和串扰电路，所述芯片还包括时序电路，该方法包括：
26.确定时序电路对应的副本电路；
27.分别控制所述副本电路产生数据信号、控制串扰电路产生串扰信号，所述串扰信号用于对所述数据信号产生干扰；
28.控制所述测量电路对受所述串扰信号干扰的副本电路的路径时延进行测量。
29.在一种可能的设计中，确定时序电路对应的目标电路，包括：
30.对所有时序电路进行静态时序分析，得到每个时序电路对应的静态时序分析sta报告，所述sta报告中至少包括每个时序电路的门级延时；
31.根据每个时序电路的门级延时，在所述所有时序电路中确定至少一个备选电路；
32.分别对每个备选电路进行时序分析，得到每个备选电路各自对应的管级时序分析结果；其中，所述管级时序分析结果至少包括每个备选电路的管级延时和每个备选电路的工作参数；
33.根据每个备选电路的管级延时和工作参数，确定每个备选电路的延迟敏感度；
34.根据每个备选电路的延迟敏感度，对所有备选电路进行分类，得到至少一类电路；
35.在至少一类电路中确定目标电路；
36.根据所述目标电路，确定所述时序电路对应副本电路。
37.在一种可能的设计中，管级时序分析结果还包括备选电路中每个元器件的标识和每个连接线的标识；根据目标电路，确定时序电路对应的副本电路，包括：
38.从所有备选电路对应的管级时序分析结果中，获取所述目标电路的管级时序分析结果；
39.根据所述目标电路的管级时序分析结果，确定所述目标电路包括的至少三个元器件的标识；以及
40.确定连接所述目标电路包括的至少三个元器件的至少两个连接线的标识；
41.根据至少三个元器件的标识和至少两个连接线的标识，确定时序电路对应的副本
电路。
42.第三方面，本技术实施例提供一种芯片，包括上述第一方面中任一项的时延测量电路。
43.第四方面，本技术实施例提供一种电子设备，电子设备包括上述第三方面中的芯片。
44.本技术实施例提供一种时延测量电路、方法、芯片及电子设备，时延测量电路应用于芯片，该时延测量电路包括测量电路、副本电路和串扰电路，芯片中还包括时序电路，测量电路和副本电路连接，副本电路还与串扰电路连接，副本电路为时序电路对应的副本，使得设计出的副本电路与时序电路具有强相关性；副本电路用于模拟产生时序电路中的数据信号，串扰电路用于产生串扰信号，串扰信号用于对数据信号产生干扰，实现构造出串扰电路对副本电路的干扰，提高副本电路与时序电路的相关性，使得副本电路能够真实的模拟产生时序电路中的数据信号，进而提高预测芯片的时延或者频率的准确性。
附图说明
45.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本技术实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
46.图1为本技术实施例提供的cpm的一种结构示意图；
47.图2为本技术实施例提供的芯片的时延测量电路的结构示意图一；
48.图3为本技术实施例提供的串扰电路与副本电路的结构示意图；
49.图4为本技术实施例提供的副本电路和串扰电路的连接原理示意图；
50.图5为本技术实施例提供的一种电路时序图；
51.图6为本技术实施例提供的串扰电路与副本电路的片上布线图；
52.图7为本技术实施例提供的时延测量电路的结构示意图二；
53.图8为本技术实施例提供的时延测量方法的流程示意图一；
54.图9为本技术实施例提供的时延测量方法的流程示意图二。
具体实施方式
55.在对本技术提供的时延测量电路进行说明之前，首先结合图1对本技术提供的现有技术中的cpm进行说明，具体的，请参加图1实施例。
56.图1为本技术实施例提供的cpm的一种结构示意图。如图1所示，cpm包括：同步器(synchronizer)11、反相器12、时延综合模块(delay paths)13、两个边沿探测(edge detect)模块14和15、数据分析(data analysis)模块16、解码(decode)模块17、配置(configuration)模块18和输出(output)模块19。其中，时延综合模块13中包括：可调延时模块130、4输入与非门(and4)序列131、3输入或非门(nor3)序列132、加法器(adder)路径133、导线(wire)主导路径134、传输门(pass gate)序列135、第一选择器136、第二选择器137和第三选择器138。具体的，cpm中各个模块之间的连接关系请参见图1。对cpm工作过程的说明请参见现有技术，此处不再赘述。
57.图1所示的cpm可以用于预测芯片的时延或者频率。该cpm为通用型检测器，能够设置在任意一个芯片中，cpm与其所在的芯片的时序电路无关，而且当通过cpm预测芯片的时延或者频率时，不考虑串扰(crosstalk)信号对预测芯片的时延或者频率干扰，导致预测芯片的时延或者频率的准确性较差。
58.在本技术中，为了能够提高预测芯片的时延或者频率的准确性，发明人想到根据芯片中的时序电路来设计副本电路，使得副本电路与时序电路具有相关性，进一步地，增加串扰电路，构造串扰电路对副本电路的干扰，从而根据受干扰的副本电路，来预测芯片的时延或频率，提高预测芯片的时延或者频率的准确性。
59.下面以具体地实施例对本技术的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
60.图2为本技术实施例提供的时延测量电路的结构示意图一。如图2所示，时延测量电路包括：测量电路、副本电路和串扰电路；副本电路为时序电路对应的副本；
61.测量电路和副本电路连接，副本电路还与串扰电路连接；
62.副本电路用于模拟产生时序电路中的数据信号；
63.串扰电路用于产生串扰信号，串扰信号用于对数据信号产生干扰；
64.测量电路用于测量受串扰信号干扰的副本电路的路径时延，副本电路的路径时延用于预测芯片的时延或者频率。
65.副本电路为时序电路对应的副本。其中，“副本”可以表示副本电路为时序电路的复制电路，也可以表示对时序电路的复制电路中包括的元器件的属性信息(例如包括尺寸、工作电压等)进行调整之后的电路。
66.下面以时延测量电路中包括一个副本电路为例，对副本电路进行说明。
67.副本电路中包括：至少三个元器件和至少两个连接线，至少两个连接线用于连接至少三个元器件，至少两个连接线中包括受到串扰信号干扰所产生的干扰值大于或等于预设值的第一连接线；至少三个元器件为根据目标电路的器件信息得到的，至少两个连接线为根据目标电路的布线信息得到的；器件信息中包括至少三个元器件对应的标识(例如，当一个元器件为反相器时，反相器的标识可以为inv)，布线信息中包括至少两个连接线的长度和至少两个连接线在芯片中所处的金属层的标识。具体的，对目标电路、以及目标电路的器件信息和布线信息的说明，请参见图8实施例。对干扰值和预设值的说明，请参见图4实施例。
68.副本电路用于模拟产生时序电路中的数据信号。串扰电路用于产生串扰信号，该串扰信号对数据信号产生干扰。
69.可选地，串扰电路的数量与第一连接线的数量可以相同，也可以不相同。当串扰电路的数量与第一连接线的数量相同时，一个第一连接线对应一个串扰电路。当串扰电路的数量与第一连接线的数量不相同时，一个第一连接线可以对应多个串扰电路，多个串扰电路可以相同也可以不相同。
70.下面以串扰电路的数量与第一连接线的数量相同、一个第一连接线对应一个串扰电路为例，结合图3对串扰电路与副本电路的结构进行说明。图3为本技术实施例提供的串扰电路与副本电路的结构示意图。示例性的如图3所示，副本电路中的至少三个元件器包括p、a、b、c、d和e，副本电路中的至少两个连接线包括b1、b2、b3、a1和a2，至少两个连接线中包
括的第一连接线为a1和a2。在图3中，不同的第一连接线对应不同的串扰电路，例如v1为a1对应的串扰电路，v2为a1对应的串扰电路。可选地，v1包括a的反向元件器、负载元器件f1、以及连接该反向元件器和f1的连接线。可选地，v2包括d的反向元件器、负载元器件f2、以及连接该反向元件器和f2的连接线。其中，f1和f2可以为任意一个负载元器件(例如电阻)。
71.可选地，测量电路可以通过一个连接线或者两个连接线与副本电路连接，使得测量电路与副本电路形成闭合环路。
72.例如，当测量电路通过一个连接线与副本电路连接时，该连接线中包括两个互相隔离的导线，测量电路通过一个金属线向副本电路提供第一输入信号、并通过另一个金属线接收第一输入信号经过副本电路之后的第一输出信号。第一输入信号可以为0或1，第一输出信号可以为0或1。例如，第一输入信号为0时，第一输出信号可以为0或1，第一输入信号为1时，第一输出信号可以为0或1。需要说明的是，第一输出信号为0、还是为1，由副本电路内部的多个元件器和多个元件器的连接关系确定。
73.例如，当测量电路通过两个连接线与副本电路连接时，测量电路和副本电路构成环振电路，测量电路通过一个连接线向副本电路提供第一输入信号、并通过另一个连接线接收第一输入信号经过副本电路之后的第一输出信号。
74.可选地，测量电路可以通过如下(公式1)得到副本电路的路径时延：
[0075][0076]
其中，t
path
为副本电路的路径时延，t为预设时长，n为测量电路的计数值，tm为测量电路的路径时延。
[0077]
图2实施例提供的时延测量电路，应用于芯片中，时延测量电路包括测量电路、副本电路和串扰电路，芯片中还包括时序电路，测量电路和副本电路连接，副本电路还与串扰电路连接，副本电路为时序电路对应的副本，使得设计出的副本电路与时序电路具有强相关性；副本电路用于模拟产生时序电路中的数据信号，串扰电路用于产生串扰信号，串扰信号用于对数据信号产生干扰，实现构造出串扰电路对副本电路的干扰，提高副本电路与时序电路的相关性，使得副本电路能够真实的模拟产生时序电路中的数据信号，进而提高预测芯片的时延或者频率的准确性。
[0078]
在实际应用中，通常需要通过芯片的时延(或频率)来评估芯片的时序。在现有技术中，由于预测出的芯片的时延或者频率的准确性较差，因此也无法准确地评估芯片的时序。而在本技术中，由于提高预测芯片的时延或者频率的准确性，因此能够较为准确地评估芯片的时序。
[0079]
在上述实施例的基础上，下面以副本电路中包括三个元器件和连接三个元器件的两个连接线为例，结合图4对副本电路和串扰电路连接原理进行说明。
[0080]
图4为本技术实施例提供的副本电路和串扰电路的连接原理示意图。如图4所示，副本电路中包括的三个元器件分别为p、a和b，副本电路中包括的两个连接线分别为b1和b2。b1连接p和a，b2连接a和b。
[0081]
可选地，副本电路对应的时序电路中也包括p、a、b、b1和b2。例如副本电路与时序电路不同在于：如p、a、b的尺寸存在不同。
[0082]
可选地，可以通过静态时序分析(static timing analysis，sta)工具对副本电路
对应的时序电路进行分析，得到b1和b2各自对应的干扰值，干扰值指示连接线上传输的数据信号受到串扰信号的干扰的大小；将b1和b2中干扰值大于或等于预设值的连接线，确定为第一连接线。
[0083]
可选地，预设值可以为0，也可以为测量电路的预设测量精度。
[0084]
示例性的在副本电路中，第一连接线为b2、第一元器件为a、第二元器件为b的基础上，串扰电路中包括第三元器件a1、第四元器件c和第二连接线b3。b3连接a1和c。第三元器件a1与向第一元器件a提供数据信号的元器件p连接。b3上传输的串扰信号对b2上传输的数据信号产生干扰。在实际设计中，a1可以布置在b附近，c可以布置在a附近(如图4所示)。
[0085]
a1可以为a的反向逻辑器件，c可以为任意一个负载元器件。
[0086]
在实际应用中，只有当数据信号和串扰信号的幅度与传输方向均相反，如当数据信号的幅度从0到1翻转时，串扰信号的幅度从1到0翻转，才能构造出串扰信号对数据信号的干扰。因此，当a1为a的反向逻辑器件时，可以保障当数据信号的幅度从0到1翻转时，串扰信号的幅度从1到0翻转，从而构造出串扰信号对数据信号的干扰。而且，当a1为a的反向逻辑器件时，数据信号和串扰信号的幅度和传输方向均相反，使得在每个环振周期内，数据信号受到的干扰较为稳定。
[0087]
在图4中，p和a之间的连接线b1与p和a1之间的连接线b4的长度通常不同。需要说明的是，b1和b4之间的线长差距的大小通常不会影响干扰值的大小(即不会影响b3上传输的串扰信号对b2上传输的数据信号产生干扰的大小)。在实际应用中，若需要调节干扰值的大小，可以调节b2和b3之间的距离(l)的大小和/或c的尺寸大小。例如，将l调大，干扰值变小；将l调小，干扰值变大。例如，将c的尺寸调大，干扰值变大；将c的尺寸调小，干扰值变小。
[0088]
可选地，b2和b3互相平行设置在芯片中，也可以以预设角度叠加设置(例如预设角度为90度，即垂直不相交)设置在芯片中。图4是以b2和b3互相平行设置在芯片中为例进行的说明。
[0089]
在实际应用中，为了保障在数据信号的幅度发生反转时，受到串扰信号的干扰，将第一连接线b2和第二连接线b3平行设置在芯片中，从而使得数据信号的幅度从0到1翻转的过程中，串扰信号的幅度从1到0翻转，即保障数据信号和串扰信号的幅度在翻转时序窗口内相遇，从而构造出串扰信号对数据信号的干扰。
[0090]
下面结合图5，对图4所示的副本电路和串扰电路的电路时序进行说明。
[0091]
图5为本技术实施例提供的一种电路时序图。在图4的基础上，如图5所示，包括：p、a、a1、b2和b3各自对应的时序。
[0092]“1”表示p和a之间(即b1上)的数据信号的传输时延，“2”表示p和a1之间(即b4上)的数据信号传输时延。
[0093]“a”、“b”、“c”均表示b2和b3上的翻转时序窗口，即数据信号的幅度发生翻转的大概位置。
[0094]
b2上数据信号在“a”、“b”、“c”内幅度的翻转位置“d”处受到b3上串扰信号的干扰。
[0095]
在上述实施例的基础上，下面以串扰电路的数量与第一连接线的数量不相同、一个第一连接线可以对应多个串扰电路为例，结合图6对串扰电路与副本电路的连接关系的片上布线图进行说明。
[0096]
图6为本技术实施例提供的串扰电路与副本电路的片上布线图。如图6所示，第一
连接线对应n个串扰电路，n为大于或等于2的整数；n个串扰电路中的第二连接线平行设置，第一连接线平行设置于n个串扰电路中的第二连接线之间。n个串扰电路可以不相同、也可以不相同。
[0097]
需要说明的是，图6是以n等于2个为例串扰电路不相同为例进行说明的是，即第一连接线对应第一串扰电路和第二串扰电路为例进行说明的。
[0098]
例如，副本电路中包括的至少三个元器件分别为元器件p、a和b，副本电路中包括的两个连接线分别为l1和l2。示例性的，l2为干扰值大于或等于预设值的第一连接线，a为第一元器件、b为第二元器件。
[0099]
第一串扰电路中包括第三元器件a1、第四元器件c1和连接线l31，l31连接a1和c1。l31为第一串扰电路中的第二连接线。在图4中，连接线l41连接p和a1。
[0100]
l2与l31平行设置在芯片中，l2和l31在芯片中的走线形状为预设折线形状(例如如图5所示的蛇形走线形状)。在实际应用中，为了节省延时测量电路在芯片中的占用空间，需要将延时测量电路设置在较小的占用空间内，但在布线时，为了使连接线与时序电路中的连接线贴近，在较小的占用空间内实现多根数百微米的互连线；本发明实施例中，在布线时交替分配连接线所处的金属层、并采用蛇形走线(或称为折线形走线)形状布置连接线，能够达到缩小占用空间的目的。
[0101]
在实际应用中，当通过调节l2、l31之间的距离和/或c1的尺寸，无法达到目标干扰值时，可以再增加第二串扰电路。
[0102]
例如，第二串扰电路中包括：第三元器件a2、第四元器件c2和连接线l32，l32连接a2和c2。l32为第二串扰电路中的第二连接线。在图6中，连接线l42连接p和a2。
[0103]
可选地，a2与a1相同、也可以不相同。
[0104]
其中，a2与a1相同，表示a2与a1的属性信息相同，即尺寸、内部结构等属性相同。
[0105]
其中，a2与a1不相同，表示a2与a1的属性信息存在不同。如a2与a1的尺寸不同，表示a2与a1不相同。
[0106]
可选地，c2和c1可以相同、也可以不相同。
[0107]
第一连接线l2平行设置在第二连接线l31和第二连接线l32之间。l2与l31和l32之间距离均小于或等于预设距离。该预设距离为第二连接线l31和第二连接线l32中的串扰信号对第一连接线l2上的数据信号所产生干扰值达到预设门限值时的最大距离，该预设门限值可以根据实际情况自行设定。
[0108]
在本发明实施例中，l2与l31和l32之间距离均小于或等于预设距离，可以避免l2与l31和l32之间距离过大，导致无法构造出较为理想的干扰值的问题。
[0109]
进一步地，l2、l31和l32在芯片中的走线形状为预设折线形状(例如图6所示的蛇形走线形状)，可以节省延时测量电路在芯片中的占用空间。
[0110]
图7为本技术实施例提供的时延测量电路的结构示意图二。在图2的基础上，如图7所示，测量电路包括：第一触发器、第二触发器和处理电路；其中，
[0111]
第一触发器的输入端与所述处理电路输出端连接，第一触发器的输出端与副本电路的输入端连接，所述副本电路的输出端与所述第二触发器的输入端连接，所述第二触发器的输出端与所述处理电路的输入端连接。
[0112]
处理电路根据上述公式1得到受串扰信号干扰的副本电路的路径时延。需要说明
的是，测量电路的预设测量精度为处理电路的预设测量精度。
[0113]
第一触发器为校准发射触发器(calibration launch flip-flop，clff)，第二触发器为校准捕获触发器(calibration capture flip-flop，ccff)。
[0114]
其中，clff包括端口ci、端口d、端口q，ccff包括端口o、端口d、端口q。其中，第一触发器的输入端为clff的端口ci，第一触发器的输出端为clff的端口q，第二触发器的输入端为ccff的端口d，第二触发器的输出端为ccff的端口o。
[0115]
具体的，处理电路向clff的端口ci提供第一信号，clff根据第一信号通过端口q向副本电路提供第一输入信号，第一输入信号经过副本电路之后、副本电路输出第一输出信号，ccff通过端口d接收第一输出信号，并根据第一输出信号通过端口o向处理电路提供第二信号。其中，公式1中的n为处理电路在向clff提供第一信号至ccff接收到第一输出信号之间的计数值。
[0116]
具体的，副本电路的输入端为首级元器件(例如图3中的p)的输入端，副本电路的输出端为末级元器件(例如图3中的e)的输出端。
[0117]
其中，时延测量电路还可以包括：串扰控制(crosstalk control，cc)电路；串扰控制电路分别与串扰电路和副本电路连接；串扰控制电路用于控制串扰电路与副本电路的导通或者断开。
[0118]
可选地，当串扰电路的数量为多个时，每个串扰电路具有各自对应的串扰控制电路。针对一个串扰控制电路，该串扰控制电路分别与副本电路和其对应的串扰电路连接。例如在图4的基础上，副本电路中的元器件p通过串扰控制电路与第三元器件a1连接。
[0119]
具体的，向串扰控制电路提供使能信号，串扰控制电路根据使能信号控制串扰电路与副本电路的导通或者断开。当串扰电路多个时，每个串扰电路具有各自对应的串扰控制电路可以共用使能信号。
[0120]
当串扰控制电路控制串扰电路导通时，通过上述(公式1)得到加入串扰信号之后，副本电路的路径时延t1。当串扰控制电路控制串扰电路断开时，通过上述(公式1)得到不加入串扰信号之后，副本电路的路径时延t2。t2减去t1之后的差值等于干扰值。
[0121]
在本技术中，通过串扰控制电路控制串扰电路断开或者导通，可以得到硅后的副本电路的干扰值，通过sta工具可以得到硅前的副本电路的干扰值，将硅后的副本电路的干扰值和硅前的副本电路的干扰值进行对比，可以分析两者差距，总结规律，为更好地进行副本电路的设计提供指导。
[0122]
本技术实施例提供一种芯片，包括上述任意实施例中的时延测量电路。本技术实施例提供芯片与上述实施例中时延测量电路具有相同的有益效果，此处不再赘述。
[0123]
本技术实施例提供一种电子设备，电子设备包括设置有上述任意实施例中的时延测量电路的芯片。本技术实施例提供电子设备与上述芯片具有相同的有益效果，此处不再赘述。
[0124]
在上述实施例的基础上，本技术还提供一种时延测量方法，下面结合图8对本技术实施例提供的时延测量方法进行说明。
[0125]
图8为本技术实施例提供的时延测量方法的流程示意图一。时延测量方法应用于上述任意实施例中的时延测量电路，时延测量电路包括测量电路、副本电路和串扰电路，该时延测量电路设置在芯片中，该芯片中还包括多个时序电路。如图8所示，该方法包括：
[0126]
s801、确定时序电路对应的副本电路。
[0127]
在一种可能的设计中，s801中的时序电路为芯片中包括的所有时序电路中最大门级延的时序电路；确定时序电路对应的副本电路，包括：
[0128]
通过sta工具，对芯片中包括的所有时序电路进行静态时序分析，得到每个时序电路对应的静态时序分析报告，sta报告中包括每个时序电路的门级延时；将sta报告中每个时序电路的门级延时中，门级延时最大时对应的时序电路的副本，确定时序电路对应的副本电路。
[0129]
在另一种可能的设计中，可以通过如下图9实施例中的s901～s909中的方法，确定时序电路对应的副本电路。
[0130]
s803、分别控制副本电路产生数据信号、控制串扰电路产生串扰信号，串扰信号用于对数据信号产生干扰。
[0131]
s804、控制测量电路受串扰信号干扰的副本电路的路径时延进行测量。
[0132]
图8实施例提供的时延测量方法与上述实施例提供的时延测量电路具有相同的有益效果，此处不再赘述。
[0133]
在上述实施例的基础上，下面结合图9对本技术实施例提供的时延测量方法作进一步地详细说明，具体的，请参见图9实施例。
[0134]
图9为本技术实施例提供的时延测量方法的流程示意图二。如图9所示，该方法包括：
[0135]
s901、对芯片中包括的所有时序电路进行静态时序分析，得到每个时序电路对应的sta报告，sta报告中包括每个时序电路的门级延时、每个时序电路包含的每个元器件的标识、以及每个时序电路包含的每个连接线的标识。
[0136]
可选的，通过第一分析工具，对上述所有时序电路进行静态时序分析，得到每个时序电路对应的sta报告。例如，第一分析工具可以为sta工具，还可以其他能够得到sta报告的工具。
[0137]
s902、根据每个时序电路的门级延时，在所有时序电路中确定至少一个备选电路。
[0138]
可选地，可以通过如下可行的2种方式确定至少一个备选电路。
[0139]
方式1、将所有时序电路中门级延时依次较大的预设数量个时序电路确定为至少一个备选电路。
[0140]
其中，预设数量小于时序电路的数量。例如，预设数量可以为200、500等。
[0141]
方式2、将所有时序电路中门级延时大于或等于预设门级延时阈值的时序电路确定为至少一个备选电路。
[0142]
s903、分别对每个备选电路进行时序分析，得到每个备选电路各自对应的管级时序分析结果；其中，管级时序分析结果至少包括每个备选电路的管级延时和每个备选电路的工作参数。
[0143]
具体的，通过第二分析工具，分别对每个备选电路、特征尺寸对应的工艺库、工艺库对应的计算模型、以及每个备选电路的工作参数进行时序分析，得到每个备选电路各自对应的管级时序分析结果。
[0144]
例如，第二分析工具为管级时序分析工具。
[0145]
可选地，工作参数可以为温度、电压等。
[0146]
具体的，管级时序分析结果中包括每个备选电路中每个元器件的标识、每个备选电路的管级延时、每个备选电路的工作参数、每个连接线的标识等。其中，每个备选电路的管级延时根据该备选电路中每个元器件的管级延时确定，同理，每个备选电路的工作参数由该备选电路中每个元器件的工作参数确定。
[0147]
s904、根据每个备选电路的管级延时和工作参数，确定每个备选电路的延迟敏感度。
[0148]
具体的，针对任意一个备选电路，该任意一个备选电路对应的管级延时和工作参数分别有多个，其中，每个工作参数对应一个管级延时；
[0149]
通过预设多项式拟合算法，对多个管级延时和多个工作参数进行曲线拟合处理，得到工作曲线；
[0150]
对工作曲线进行求导数处理，得到备选电路的延迟敏感度。
[0151]
目前，在越来越多的实际应用中，要求芯片具备在宽范围工作条件(例如芯片可以在较低供电电压和较高供电电压)下正确运行的能力。例如，当负载较小时，在需要降低芯片的功耗时，芯片会在低供电电压下工作；当负载较大时，需要超频运行时，芯片需要切换到高供电电压下工作。此外，在某些特殊应用场景中，还要求芯片在超低温或超高温的恶劣工作环境下，能够正确、且稳定运行。
[0152]
而现有的代表性关键路径(representative critical path，rcp)和设计相关型环路振荡器(design-dependent ring oscillator，ddro)中，主要针对的是工作参数(例如温度和电压)在典型工作参数附近较小范围内的波动。在工作参数在典型工作参数附近较小范围内波动的条件下，rcp和ddro中涉及的线性模型可以达到较好的精确度(即通过线性模型确定出的延迟敏感度较为准确)，但当工作参数的变化范围较大时，会导致确定出的延迟敏感度产生较大误差，降低延迟敏感度的准确性，因此不适用于芯片在宽范围工作条件的工作场景。而在本技术中，通过预设多项式拟合算法，得到工作曲线，进而对工作曲线进行求导数处理，得到延迟敏感度，使得工作参数在典型工作参数附近较大范围内波动时，也可以得到较为准确的延迟敏感度，能够适用于芯片在宽范围工作条件的工作场景。
[0153]
s905、根据每个备选电路的延迟敏感度，对所有备选电路进行分类，得到至少一类电路；其中，至少一类电路中每一类电路中包括的备选电路的延迟敏感度的相似度小于或等于第一预设相似度。
[0154]
每一类电路对应一个第一预设相似度。多类电路各自对应的第一预设相似度不同。
[0155]
在实际应用中，先确定第一预设相似度，然后从至少一个备选电路中，确定第一预设相似度对应一类电路。其中，上述第一预设相似度为根据电路实际情况确定的值。
[0156]
s906、在至少一类电路中确定目标电路。
[0157]
可选地，可以通过如下3种方式在至少一类电路中确定目标电路。
[0158]
方式1、在至少一类电路中确定目标电路，包括：从所有类电路中选定目标类电路，目标类电路为该所有类电路中平均延迟敏感度最大的一类电路；
[0159]
获取所述目标类电路中包含的每个备选电路的延迟敏感度，将延迟敏感度与目标类电路的平均延迟敏感度的相似度最大的备选电路，确定为目标电路。
[0160]
方式2、在每类电路中确定一个目标电路，包括：针对每类电路中包含的所有备选
电路，将该类电路中延迟敏感度与平均延迟敏感度的相似度最大的备选电路，确定为目标电路，平均延迟敏感度为该类电路中包括的所有备选电路的延迟敏感度的平均值。
[0161]
方式3、在每类电路中确定一目标电路，包括：针对每类电路中包括的所有备选电路，将该类电路中延迟敏感度与平均延迟敏感度的相似度最大的备选电路，确定为初始电路，平均延迟敏感度为该类电路中包括的所有备选电路的延迟敏感度的平均值；
[0162]
获取初始电路中包括的每个元器件各自对应的至少一个尺寸；
[0163]
对每个元器件的各自对应的至少一个尺寸进行组合，得到至少一种组合；
[0164]
针对每种组合，根据该组合，对至少一个元器件进行尺寸调整，并通过s903和s904对尺寸调整后的初始电路进行处理，得到该组合对应的延迟敏感度；
[0165]
针对所有组合，将延迟敏感度与上述平均延迟敏感度的相似度最大的组合，确定为目标组合；
[0166]
将具有目标组合的初始电路，确定为目标电路。
[0167]
当制作工艺不同时(即当特征尺寸不同时)，相同元器件(例如放大器、反相器等)的尺寸可能不同。元器件对应的多个尺寸为元器件在多个特征尺寸下的尺寸，其中，一个特征尺寸对应的元器件一个尺寸。
[0168]
s907、根据目标电路，确定时序电路对应的副本电路。
[0169]
需要说明的是，在本步骤中，在s906中方式1的基础上，目标电路的数量为1，副本电路的数量为1，目标电路为s907中的时序电路；
[0170]
在s906中方式2的基础上，目标电路的数量为多个，s907中的时序电路的数量为多个，副本电路的数量为多个，一个目标电路为s907中的一个时序电路，一个时序电路对应的一个副本电路；
[0171]
在s906中方式3的基础上，目标电路的数量为多个，s907中的时序电路的数量为多个，副本电路的数量为多个，得到一个目标电路时对应的一个备选电路为s907中的一个时序电路，一个时序电路对应的一个副本电路。
[0172]
具体的，从所有备选电路对应的管级时序分析结果中，获取目标电路的管级时序分析结果；
[0173]
根据目标电路的管级时序分析结果，确定目标电路包括的至少三个元器件的标识；以及
[0174]
确定连接目标电路包括的至少三个元器件的至少两个连接线的标识；
[0175]
根据至少三个元器件的标识和至少两个连接线的标识，确定时序电路对应的副本电路。
[0176]
可选地，也可以在目标电路的sta报告中，确定目标电路包括的至少三个元器件的标识。具体的，sta报告或者管级时序分析结果中包括至少三个元器件的标识和连接至少三个元器件的至少两个连接线的标识之间的对应关系。在确定至少三个元器件的标识之后，可以根据sta报告或者管级时序分析结果，确定连接至少三个元器件的至少两个连接线的标识。
[0177]
进一步地，根据至少三个元器件的标识，从元器件库中获取至少三个元器件；根据至少两个连接线的标识，从预先存储的至少一个时序电路各自对应的布线信息中，获取目标电路的布线信息，布线信息包括连接线的标识对应的连接线的长度、连接线的标识对应
的金属层的标识(指示连接线在芯片中所处的金属层)；根据获取至少三个元器件和布线信息进行电路设计，得到副本电路。
[0178]
s908、分别控制副本电路产生数据信号、控制串扰电路产生串扰信号，串扰信号用于对数据信号产生干扰。
[0179]
s909、控制测量电路对受串扰信号干扰的副本电路的路径时延进行测量。
[0180]
图9实施例提供的时延测量方法与上述实施例提供的时延测量电路具有相同的有益效果，此处不再赘述。
[0181]
最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行各种改动和变型而不脱离本技术的精神和范围。这样，倘若本技术实施例的这些修改和变型属于本技术权利要求及其等同技术的范围之内，则本技术也意图包含这些改动和变型在内。
[0182]
在本技术中，术语“包括”及其变形可以指非限制性的包括；术语“或”及其变形可以指“和/或”。本本技术中术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。本技术中，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。