延时测量电路、同步信号补偿装置及IC测量装置的制作方法

延时测量电路、同步信号补偿装置及ic测量装置
技术领域
1.本发明涉及集成电路测试技术领域，特别涉及一种延时测量电路、同步信号补偿装置及ic测量装置。


背景技术：

2.在集成电路的自动测试设备领域，通常要求多通道的测试信号同步传输，以达到测试的高效性和精确性，因此需要精确测量各通道对于同步信号传输延时的固有差异，然后再通过一些补偿手段来修正这些差异，使各通道能够将同步信号在时间上对齐。
3.测量信号传输延时要用到时间间隔测量技术。传统的时间间隔测量单元技术主要是tdc（时间
‑
数字转换）技术。最简单的tdc电路是通过时钟信号对要计量的时间范围进行计数，其时间计量的最小分辨率是用于计数的时钟周期。抽头延时线法的原理是使测量的开始信号通过延时线进行传输，通过抽头信号探测它在被测量时间段内传递到的位置，从而判断时间测量的结果。其中相邻抽头之间的信号延迟时间就是测量的最小分辨率。
4.如图1所示，延时单元120在传输线路上串联在一起，tf为被测通道固有延时，在锁存信号脉冲到达锁存器40的时刻，抽头信号在锁存器40输入端的逻辑位码被记录在锁存器40内部，相当于给被测量信号在抽头延时线内传递状态“拍快照”，来探测被测量信号在被测量时刻传递到的位置，从而计算出被测信号和锁存信号脉冲之间的相对时间。而在被测量时间段内，延时线110上有多个延时单元120和多个抽头130，最小时间分辨率取决于延时线110上的延时单元120的延迟时间t。
5.使用n
‑
比特锁存器给被测信号“拍快照”的方法，其时间分辨率取决于两个相邻抽头130之间的时间差，两个相邻抽头之间的时间差等于延时单元的传输时间。如果利用常规cmos工艺逻辑门电路的固有传输时间作为延时单元，大约在100ps量级，其可以满足一般的时间测量分辨率，但无法进行更精细的时间测量。
6.可见，tdc的核心单元
‑
延时单元是决定时间测量分辨率大小的关键，因为信号时间间隔测量依赖于延迟单元的延迟时间，这极大的限制了时间间隔测量的分辨率，导致没法分辨出部分测试通道几十皮秒级以下的信号脉冲沿传输延时的固有差异。


技术实现要素：

7.本发明要解决的技术问题是提供一种时间分辨率高、且可根据需要调节分辨率大小的延时测量电路。
8.为了解决上述问题，本发明提供了一种延时测量电路，用于测量多路脉冲信号之间的延时，所述多路脉冲信号由一信号源产生并经过不同的待测通道分别输入至所述延时测量电路中，其包括：分路模块，用以将当前时刻下一个待测通道内的一待测脉冲信号分成n路上升沿信号；其中，n为大于1的整数；排序电路，用以对n路上升沿信号按上升沿时间排序，所述排序电路包括m级排序
单元，每一级排序单元包括n个排序模块，每个排序模块具有n个分别接入n路上升沿信号的输入端，该n个排序模块被配置为根据n个输入端中到达的上升沿信号数量具有不同的输出响应，以使得该n个上升沿信号被排序；其中，m为大于等于1的整数；参考电路，用以与所述信号源连接并与当前时刻下待测通道同时接收信号源产生的上升沿信号，并将其作为参考信号；锁存器，用以接收所述排序电路输出的n路上升沿信号和所述参考电路输出的参考信号，并在参考信号的上升沿到达锁存器时，记录锁存器内n路上升沿信号的逻辑状态。
9.作为本发明的进一步改进，所述排序模块为lut模块，每一级排序单元中的n个lut模块依次被配置为：根据上升沿信号到达lut模块输入端的先后顺序依次将n路上升沿信号反映到lut模块的输入端。
10.作为本发明的进一步改进，第1路lut模块被配置为：当lut模块输入端有1个及以上信号为逻辑
‘1’
时，lut模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
；第k路lut模块被配置为：当lut模块输入端有k个及以上信号为逻辑
‘1’
时，lut模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
；其中，1≤k≤n；第n路lut模块逻辑功能被配置为：当lut模块输入端n个信号全部逻辑为
‘1’
时，lut模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
。
11.作为本发明的进一步改进，所述参考电路内连接有可编程延时器，所述可编程延时器用以调节所述参考电路的延时，使其与待测通道、分路模块、排序电路三者的延时之和相匹配。
12.作为本发明的进一步改进，所述排序电路为fpga芯片。
13.作为本发明的进一步改进，所述分路模块的每个分路中均设有延时单元，每路上升沿信号均经过延时单元延时后进入所述排序电路。
14.作为本发明的进一步改进，每一级所述排序单元具有固有的延时，m级排序单元的总延时构成所述延时测量电路的最小分辨率。
15.作为本发明的进一步改进，经过m级排序单元后到达所述锁存器的相邻上升沿信号之间的延时为几皮秒至几十皮秒。
16.作为本发明的进一步改进，所述n为4、6、8、10、12、14或16。
17.本发明还提供了一种同步信号补偿装置，用于根据多路脉冲信号之间的延时对需补偿的通道进行补偿，其集成有上述任一所述的延时测量电路，并通过所述延时测量电路测量多路脉冲信号之间的延时。
18.作为本发明的进一步改进，所述同步信号补偿装置包括信号补偿器，所述信号补偿器用于对需补偿的通道进行补偿。
19.作为本发明的进一步改进，所述信号补偿器以多路脉冲信号中传输最慢的通道为基准，根据其他通道与基准通道之间的延时对其他通道进行补偿。
20.作为本发明的进一步改进，所述同步信号补偿装置包括用于产生测试信号的信号发生器。
21.作为本发明的进一步改进，所述同步信号补偿装置包括用于显示测量数据的显示面板。
22.本发明还提供了一种ic测量装置，用于对集成电路进行测量，其集成有上述任一所述的延时测量电路，并通过所述延时测量电路测量对集成电路上多路脉冲信号之间的延
时。
23.本发明的有益效果：本发明的延时测量电路通过分路模块将待测信号分成多路，并通过排序电路对多路信号按照上升沿时间排序，在参考电路中的上升沿信号到达所述锁存器时，通过锁存器记录n路上升沿信号在被测量时刻的逻辑状态，可通过该电路对多个待测通道进行测量，得到各通道之间的延时，由于各分路中的信号差异是由分路中的固有延时差异带来，故而进入锁存器的各路信号之间的时间差异较小，通常在几皮秒至几十皮秒，因此有效提高了时间分辨率，可以分辨出各待测通道之间几皮秒至几十皮秒的延时。
24.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
25.图1是现有抽头延时线时间测量单元的原理图；图2是本发明实施例一中延时测量电路的结构图；图3是本发明实施例二中延时测量电路的结构图；图4是6输入lut模块的结构示意图。
26.标记说明：111、信号源；110、延时线；120、延时单元；130、抽头；1、待测通道；10、分路模块；20、排序单元；30、参考电路；31、参考信号；32、可编程延时器；40、锁存器。
具体实施方式
27.下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
28.实施例一如图2所示，为本发明实施例一中的延时测量电路，用于测量多路脉冲信号之间的延时，其包括：分路模块10，用以将当前时刻下一个待测通道1内的一待测脉冲信号分成n路上升沿信号；其中，n为大于1的整数；排序电路，用以对n路上升沿信号按上升沿时间排序，所述排序电路包括m级排序单元20，每一级排序单元20包括n个排序模块，每个排序模块具有n个分别接入n路上升沿信号的输入端，该n个排序模块被配置为根据n个输入端中到达的上升沿信号数量具有不同的输出响应，以使得该n个上升沿信号被排序；在本实施例中，m为大于1的整数；排序电路为fpga芯片。
29.参考电路30，用以与所述信号源111连接并与当前时刻下待测通道1同时接收信号源111产生的上升沿信号，并将其作为参考信号31；锁存器40，用以接收所述排序电路输出的n路上升沿信号和所述参考电路30输出的参考信号，并在参考信号的上升沿到达锁存器40时，记录锁存器40内n路上升沿信号的逻辑状态（1或0）。根据逻辑状态即可知道n路上升沿信号中有几路信号到达锁存器40。
30.利用所述延时测量电路进行延时测量的方法如下：
s1、将参考电路30和待测通道1接入信号源111，在参考信号31的上升沿到达锁存器40时，记录锁存器40内n路上升沿信号的逻辑状态（1或0）；s2、每次测量完成后断开当前测量通道，将下一待测通道1接入信号源并重启信号源，利用锁存器40分别记录多路脉冲信号在被测量时刻的逻辑状态（1或0）；s3、根据同一上升沿信号经过不同通道后被所述锁存器40记录的逻辑状态信息。这样，在对各待测通道测量后，根据各待测通道中的n路上升沿信号分别有几路到达锁存器40，即可得到各待测通道之间的延时。
31.进一步的，还可基于不同待测通道1之间的延时确定需补偿的通道及补偿的多少，对需补偿的通道进行补偿，消除各通道之间的延时。
32.其中，每一级所述排序单元20具有固有的延时，m级排序单元20的总延时构成所述延时测量电路的最小分辨率。可选的，经过m级排序单元20后到达所述锁存器40的相邻上升沿被测信号之间的延时为几皮秒至几十皮秒。
33.本发明的延时测量电路通过分路模块将待测信号分成多路，并通过排序电路对多路信号按照上升沿时间排序，在参考电路中的上升沿信号到达所述锁存器时，通过锁存器记录n路上升沿信号在被测量时刻的逻辑状态，可通过该电路对多个待测通道进行测量，得到各待测通道之间的延时，由于各分路中的信号差异是由分路中的固有延时差异带来，故而进入锁存器的各路信号之间的时间差异较小，通常在几皮秒至几十皮秒，因此有效提高了时间分辨率，可以分辨出各待测通道之间几皮秒至几十皮秒的延时。
34.可选的，所述排序模块为lut模块，每一级排序单元中的n个lut模块依次被配置为：根据上升沿信号到达lut模块输入端的先后顺序依次将n路上升沿信号反映到lut模块的输入端。
35.每个lut模块形成2^n位存储空间，n位地址输入，1位数据输出，可见lut模块具有和逻辑电路相同的功能，lut模块具有更快的执行速度和更大的规模。本发明电路中每一路lut都有其特定的逻辑功能，其中第1路lut模块的逻辑功能被配置为：当lut模块输入端有1个及以上信号为逻辑
‘1’
时，lut模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
。第2路的lut模块逻辑功能被配置为：当lut输入端识别有2个及以上信号为逻辑
‘1’
时，lut模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
。以此类推，第k路lut模块的逻辑功能被配置为：当lut模块输入端有k个及以上信号为逻辑
‘1’
时，lut模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
。第n路lut模块逻辑功能被配置为：当lut模块输入端n个信号全部逻辑为
‘1’
时，lut模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
。其中，1≤k≤n。
36.按照这样逻辑功能设置的效果是：第一路的lut模块会将最快到来的上升沿信号反映到输出端，不管最快的信号来自那个输入；第二路lut模块会将第二快到来的上升沿信号反映到输出端，不管最快和第二快的信号来自那个输入；第三路lut模块会将第三快到来的上升沿信号反映到输出端，不管最快，第二快和第三快的信号来自哪些输入端，依此类推，第n路信号会把最慢到来的上升沿信号反映到输出端。
37.实施例二如图3所示，本实施例与实施例一的区别在于：m=1。由于分路模块10的存在，分路模块10中各分路之间存在电路本身固有的延时差异，因此，经过各分路到达一级lut阵列的n路上升沿信号之间的也是具有延时差异的，此时，已经能够实现有效的延时测量。
38.可选的，所述分路模块10的每个分路中均设有延时单元120，每路上升沿信号均经过延时单元120延时后进入所述排序电路。通过不同延时单元120之间的延时差异增大n路上升沿信号之间的延时差异，此时，只需要一级排序单元20即可对n路上升沿信号进行排序，并实现延时测量功能。而在理论上，由于分路模块10中的各分路中电路本身固有的延时差异，到达第一级排序单元20的n路上升沿信号之间已经存在延时差异，只是延时差异可能较小，最后得到的时间分辨率较小，导致锁存器40的测量范围较小，不能满足实际测量需求。因而，通常情况下需要设置多级排序单元20或延时单元120，将分辨率提升至几皮秒至几十皮秒。
39.理论上，测量分辨率越高，测量范围越小。故而需要在测量范围和测量分辨率之间进行权衡，使得测量分辨率满足测量要求的同时，拥有合适的测量范围。而在通常情况下，几十皮秒的时间分辨率已能够满足测量要求。此时，所述lut阵列设置为多级，参照图3，第一级lut阵列对n路上升沿信号按照上升沿排序，排序后的n路上升沿信号依次进入下一级lut阵列，使n路上升沿信号之间的延迟被逐级放大。多级lut阵列相对于一级lut阵列，可将延迟从几皮秒放大至几十皮秒，满足时间测量的分辨率要求，同时扩大了时间测量范围。
40.如图4所示，为6输入lut模块的示意图，lut模块本质是一个ram，以6输入lut模块为例，每一个6输入lut模块可以看成一个有6位地址线的64x1的ram，包含6个输入地址线a1、a2、a3、a4、a5、a6和输出端口o6。每一个4输入lut模块可以看成一个有4位地址线的16x1的ram，包含4个输入地址线和o4输出端口。当通过原理图或者hdl（标准硬件设计语言）描述了一个逻辑电路以后，pld/fpga开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入lut模块。这样，任意一输入发生脉冲沿变化时，lut模块输出都有可能产生变化，从而能对每一输入脉冲信号进行有效识别。
41.可选的，所述参考电路30内连接有可编程延时器32，所述可编程延时器32用以调节所述参考电路30的延时，使其与待测通道1、分路模块10、排序电路三者的延时之和相匹配。使得在参考信号31到达锁存器40的时刻，排序后的n路上升沿信号至少有一路已到达锁存器40，同时至少有一路还未到达锁存器40。这样，在对各通道测量后，根据各通道中的n路上升沿信号分别有几路到达锁存器40，即可得到各待测通道之间的延时。
42.可选的，所述n为4、6、8、10、12、14或16等，具体可以根据实际需要进行选择。
43.其中，4输入lut模块逻辑功能表如表1所示，4个信号脉冲沿作为lut模块逻辑单元4个输入。当输入有1个及以上的信号逻辑为
‘1’
时，第1路输出为
‘1’
，否则输出为逻辑
‘0’
；当输入有2个及以上的信号逻辑为
‘1’
时，第2路输出为
‘1’
，否则输出为逻辑
‘0’
；当输入有3个及以上的信号逻辑为
‘1’
时，第3路输出为
‘1’
，否则输出为逻辑
’0’
；当输入有4个及以上的信号逻辑为
‘1’
时，第4路输出为
‘1’
，否则输出为逻辑
‘0’
。
44.表1
实施例三本实施例公开了一种同步信号补偿装置，用于根据多路脉冲信号之间的延时对需补偿的通道进行补偿，其集成有实施例一中的延时测量电路，并通过所述延时测量电路测量多路脉冲信号之间的延时。
46.进一步的，所述同步信号补偿装置包括信号补偿器，所述信号补偿器用于对需补偿的通道进行补偿。可选的，所述信号补偿器以多路脉冲信号中传输最慢的通道为基准，根据其他通道与基准通道之间的延时对其他通道进行补偿。
47.可选的，所述同步信号补偿装置包括用于产生测试信号的信号发生器。
48.可选的，所述同步信号补偿装置包括用于显示测量数据的显示面板。
49.实施例四本实施例公开了一种ic测量装置，用于对集成电路进行测量，其集成有实施例一中的延时测量电路，并通过所述延时测量电路测量对集成电路上多路脉冲信号之间的延时。
50.以上实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。