一种多核测试处理器及集成电路测试系统与方法与流程

1.本发明涉及一种ate(auto test equipment)集成电路自动测试设备，属于半导体制造，仪器仪表，数字信号、混合信号芯片测试、存储器芯片测试领域。


背景技术：

2.由于数字集成电路的测试过程中，会经常需要进行输出信号的匹配测试(match test)。例如：等待被测器件(device under test,简称dut)的io输出上升沿或下降沿，或等待memory器件写入数据烧写完成等等。由于实际量产中会需要进行多测试站(site）的并行测试，而各个dut的待匹配状态出现的时间不一致，导致各个site无法通过高效的并行测试方法完成需要匹配测试的项目。
3.已有的测试设备中的测试处理器都是基于单核测试处理器设计的，每个测试处理器控制一定数量的测试通道。通过一个或多个单核测试处理器的同步或异步工作，完成对单颗或多颗芯片的并行或并发测试。基于这个架构设计的测试设备衍生的传统测试方法主要有三种：传统解决方法一，整个测试系统共用一个测试处理器，通过串行测试的方法，分别进行每个测试站的输出信号匹配测试。这种方法简单灵活，但是测试效率最低。总测试时间是各个测试站测试时间之和。随着并行测试站数量增加，整体测试效率非常低。
4.传统测试方法二，同时匹配所有测试站输出匹配信号，当所有测试站匹配信号都成立(pass或fail），则匹配测试认为通过。这种测试方法相较于第一种方法效率更高。但是牺牲了各个测试站的测试灵活性，例如：无法准确获知各个测试站匹配信号的出现时间等，对于部分测试站匹配信号先出现，还需要等待后出现的测试站条件成立后才能一起继续后续测试，可能导致测试fail。
5.传统测试方法三，通过每个测试站分配一个独立的测试处理器的方法。每个站跑在独立的时钟域中，各个测试站各自独立完成各自的匹配测试。这种方法相较于前两种方法，具有测试灵活，匹配及时，测试参数准确，效率高等优点。但是缺点是测试成本较高，测试通道使用率较低等问题。目前该方法主要应用在高端混合信号自动测试机(ate）中，由于高端被测试器件的高利润可以承受高端平台的高测试成本，所以被广泛接受。但是对于大量中低端被测试器件来讲，无法接受过高的测试成本。所以中低端测试平台往往不具备该类功能。如果有方法能解决测试成本高，及测试通道利用率问题，将是更优秀的测试方法。


技术实现要素：

6.发明目的：考虑到大多数集成电路测试过程中，需要匹配测试的项目在总体测试项目中所占的比重较低,而且该类项目往往需要的测试向量也较小。本发明提出了一种多核测试处理器及集成电路测试系统与方法。本发明相较于目前三种传统的测试方法，既可以继承方法三中多处理器的高效，灵活，及测试准确性。同时也避免了方法三的测试成本高的缺点。其测试通道利用率较高，测试成本和方法一及方法二接近。
7.技术方案：鉴于传统测试方法三中，存在测试成本高，测试通道利用率不高的问题。主要原因是一方面每个被测试器件都采用独立的测试处理器，测试处理器资源对于ate而言数量较少，成本较高。另一方面每个独立测试处理器又被一定数量的测试通道共用，由于单颗被测试器件(dut)的管脚数往往小于一个测试处理器对应的测试通道数，为了实现多个被测试器件的独立匹配测试，每个测试处理器只能对应一颗被测试器件。导致部分多余的测试通道无法被使用，从而单颗测试成本被抬高。
8.为了解决该问题，需要实现一种多核测试处理器的设计架构。首先为了实现测试成本接近或略高于单核测试处理器架构，多核测试处理器需要保持一个主测试处理器的设计。为了实现多个被测试器件异步信号匹配测试问题，同时需要尽最大程度提高测试通道利用率，需要在主测试处理器下引入若干协测试处理器。主测试处理器将需要并发测试的测试图形交给协测试处理器执行，用于完成类似异步信号匹配测试的测试项目。协测试处理器测试完成后，又回到主测试处理器继续后续测试。所有测试通道可以接受在两种测试处理器间切换控制。因为每个协测试处理器所控制的通道数远小于一个主测试处理器的通道数，因此在给每个被测试器件分配异步测试通道时可以避免更少的测试通道闲置，从而提高测试通道利用率。
9.一种多核测试处理器，包括协测试处理器同步控制器、主测试处理器、两个以上的协测试处理器、测试子系统指令切换器，主测试处理器与协测试处理器之间通过命令总线一连接，主测试处理器与测试子系统指令切换器之间通过命令总线二连接，协测试处理器与测试子系统指令切换器之间通过命令总线三连接，其中：所述主测试处理器为全局测试处理器，主测试处理器与其他全局处理器同步或异步工作，并行或并发执行主测试图形文件，进而发送主测试指令给下属各个测试子系统，同时将需要并发测试的局部测试图形交给协测试处理器执行。
10.协测试处理器同步控制器用于控制各个协测试处理器是否同步或异步方式工作。
11.所述协测试处理器为局部测试处理器，所述协测试处理器受主测试处理器的控制执行局部测试图形文件，进而发送局部测试指令给其下属各个测试子系统。
12.所述测试子系统指令切换器用于切换主测试处理器发送给其下属测试子系统的主测试指令。用于切换协测试处理器发送给其下属测试子系统的局部测试指令。
13.优选的：所述主测试处理器、协测试处理器通过冯诺伊曼结构测试处理器搭建构成，所述冯诺伊曼结构测试处理器包括时序发生器、测试图形发生器、信号处理单元控制指令发生器、存储控制器、图形储存器，其中：所述图形储存器用于存储经过编译后的测试图形文件代码。
14.时序发生器、测试图形发生器、信号处理单元控制指令发生器通过存储控制器访问图形储存器，获取指令和数据。
15.所述时序发生器用于按照编译后的测试图形文件代码中的图形文件指定的时序要求，产生每个周期所需的精确时序信号。
16.测试图形发生器用于按照编译后的测试图形文件代码中的图形文件的指令要求和时序发生器产生的精确时序信号，产生图形测试所需的控制时序，同时控制存储控制器对图形储存器的地址访问。
17.信号处理单元控制指令发生器在测试图形发生器产生的控制时序的控制下，将测试子系统控制指令发送给相应的子系统，实现对子系统的同步控制。
18.优选的：每个协测试处理器与主测试处理器异步工作在不同的时钟域中，协测试处理器和其他协测试处理器工作在相同或不同的时钟域中。
19.优选的：各个协测试处理器在协测试处理器同步控制器的控制下各自独立，或分组工作在相同或不同的时钟域中。
20.一种数字信号测试板卡装置，包括总线控制器、多核测试处理器、测试子系统控制器、测试子系统控制总线、数字测试子系统，其中：所述总线控制器用于数字信号测试板卡装置与pc端的通讯控制。
21.所述多核测试处理器用于执行测试图形文件，产生对测试子系统的控制命令。
22.所述测试子系统控制总线用于多核测试处理器与测试子系统之间的控制命令传递。
23.所述测试子系统控制器用于接收多核测试处理器产生对测试子系统的控制命令，并根据测此控制命令产生测试子系统通道控制命令。
24.所述测试子系统接受测试子系统控制器产生的测试子系统通道控制命令，根据测试图形文件的要求，输出任意的数字测试时序信号，或进行任意被测信号的匹配分析。
25.优选的：所述测试子系统由数字电平驱动器、窗口比较器、动态负载发生器、精密电流源组成。
26.一种自动测试系统，包括pc主控电脑、一个以上所述的数字信号测试板卡装置，其中：所述pc主控电脑用于运行测试程序产生板卡工作信号，板卡工作信号传递给相应的数字信号测试板卡装置，进而控制数字信号测试板卡装置执行工作。
27.所述数字信号测试板卡装置用于根据板卡工作信号执行测试图形文件，产生测试激励信号给被测试器件，及分析被测试器件的响应，形成测试结果，并将测试结果传递给pc主控电脑。
28.优选的：包括pcie总线控制器，所述pcie总线控制器用于pc主控电脑和数字信号测试板卡装置之间的数据通讯。
29.优选的：包括高速背板总线，所述所述高速背板总线用于pcie总线控制器与数字信号测试板卡装置之间的数据传递。及各个数字信号测试板卡装置之间的信号同步。
30.一种自动测试方法，包括以下步骤：步骤1， pc主控电脑通过pcie总线控制器下载各个数字信号测试板卡装置中测试处理器对应的图形文件到对应的测试处理器的图形储存器中。
31.步骤2，pc主控电脑根据被测试器件要求，将各个用到的数字信号测试板卡装置配置为所需的状态。
32.步骤3，pc主控电脑同步启动各个数字信号测试板卡装置的各个主测试处理器，执行并行测试的主测试图形文件，同时分析被测试器件的响应，形成测试结果一。
33.步骤4，各个主测试处理器执行到需要异步匹配或需要并发测试的局部测试图形文件，启动相应的协测试处理器。
34.步骤5，各个协测试处理器执行并发测试局部测试图形文件，进行多个被测试器件
信号并发匹配，同时分析被测试器件的响应，形成测试结果二，将测试结果二传递给pc主控电脑。
35.步骤6，各个主测试处理器等待期对应的各个协测试处理器是否执行结束，若结束，将测试结果一传递给pc主控电脑。
36.步骤7，pc主控电脑获取测试结果一和测试结果二，综合分析被测器件是否测试通过，若通过，通知分选设备将被测器件处理为合格品。若不通过，通知分选设备将被测器件处理为不良品。
37.本发明相比现有技术，具有以下有益效果：1、可以在接近单核测试处理器测试方法的成本情况下，完成多核测试才能完成的异步并发信号匹配测试项目的并发测试。2、可以降低多测试站异步并发匹配测试项目的测试时间，从而降低单颗测试成本。3、可以产生单核测试处理器无法产生的并发多时钟域测试信号，完成需要并发测试的项目。
附图说明
38.图1为测试处理器内部结构原理图。
39.图2为多核测试处理器原理框图。
40.图3为数字信号测试板卡装置原理框图。
41.图4为自动测试系统原理框图。
42.图5为基于mctp的测试装置进行多测试站的并发匹配测试示意图。
43.图6为多个单核测试处理器的测试装置进行的多测试站并发匹配示意图。
具体实施方式
44.下面结合附图和具体实施例，进一步阐明本发明，应理解这些实例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本技术所附权利要求所限定的范围。
45.一种多核测试处理器，如图2所示，包括协测试处理器同步控制器11、一个主测试处理器12、若干的协测试处理器13、测试子系统指令切换器17，主测试处理器12与协测试处理器13之间通过命令总线一14连接，主测试处理器12与测试子系统指令切换器17之间通过命令总线二15连接，协测试处理器13与测试子系统指令切换器17之间通过命令总线三16连接，其中：所述主测试处理器 (master
‑
test
‑
processor,mtp)，为全局测试处理器，主测试处理器12可以与其他全局处理器同步或异步工作，并行或并发执行主测试图形文件，包括：图形文件（pattern）向量的顺序执行、跳转、循环等，进而发送主测试指令给下属各个测试子系统，同时将需要并发测试的局部测试图形交给协测试处理器执行13。同时控制各个协测试处理器。
46.协测试处理器同步控制（co
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test
‑
porcessor
‑
sync
‑
controller,ctpsc)，用于控制各个协测试处理器13是否同步或异步方式工作。
47.所述协测试处理器(co
‑
test
‑
processor,ctp)，为局部测试处理器，所述协测试处理器13受主测试处理器12的控制执行局部测试图形文件，包括：pattern向量的顺序执行、
跳转、循环等，进而发送局部测试指令给其下属各个测试子系统。局部测试图形文件包括需要并发匹配测试的项目。每个协测试处理器ctp与主测试处理器异步工作在不同的时钟域中，和其他协测试处理器ctp可以工作在相同或不同的时钟域中。注意，每个测试处理器mtp可以控制若干个他协测试处理器ctp。各个ctp可以在ctpsc的控制下各自独立，或分组工作在相同或不同的时钟域中（即同步或异步工作）。各个协测试处理器ctp可以执行相同的测试图形程序，也可以执行不同的测试图形程序。从而实现并行或并发的测试过程。与主测试处理器 mtp不同的是，协测试处理器ctp支持更少的测试指令集。
48.所述测试子系统指令切换器17用于切换主测试处理器12发送给其下属测试子系统的主测试指令。用于切换协测试处理器13发送给其下属测试子系统的局部测试指令。
49.主测试指令、局部测试指令统称为控制指令18。
50.命令总线一14为mtp与ctp之间的命令总线，主测试处理器通过命令总线一14发送包括： start：启动ctp，stop：停止ctp。load:载入ctp，等指令给ctp。
51.命令总线二15为mtp与测试子系统之间的命令总线，mtp通过该命令总线，控制各个测试子系统执行指定的操作，包括： drive,compare等。
52.命令总线三16为ctp与测试子系统之间的命令总线，ctp通过该命令总线，控制各个测试子系统执行指定的操作，包括： drive,compare等。
53.所述主测试处理器、协测试处理器通过冯诺伊曼结构测试处理器4搭建构成，如图1所示，所述冯诺伊曼结构测试处理器4包括时序发生器1、测试图形发生器2、信号处理单元控制指令发生器3、存储控制器5、图形储存器6，其中：所述图形储存器5用于存储经过编译后的测试图形文件代码。
54.所述时序发生器1(timing generator，简称tg)，用于按照编译后的测试图形文件代码中的图形文件指定的时序要求，产生每个周期所需的精确时序信号（包括周期，时沿等）。
55.测试图形发生器2(pattern generator)，用于按照编译后的测试图形文件代码中的图形文件的指令要求和时序发生器1产生的精确时序信号，产生图形测试所需的控制时序（包括：跳转、循环等），同时控制存储控制器5对图形储存器的地址访问。
56.信号处理单元控制指令发生器3在测试图形发生器2产生的控制时序的控制下，将测试子系统控制指令发送给相应的子系统，实现对子系统的同步控制。即用于根据图形文件控制要求，产生用于同步控制数字通道测试子系统的指令信号。
57.测试处理器4(test processor,简称tp)，是一个典型的冯诺伊曼结构的处理器，但指令集采用ate专用指令集，专用于处理信号，而非数据。图形储存器存储了经过编译后的测试图形文件代码。时序发生器1、测试图形发生器2、信号处理单元控制指令发生器3通过存储控制器（memory control）5访问图形储存器（patternmemory），获取指令和数据。时序发生器1负责产生当前周期相应的周期及时沿等信息，提供给其他模块。测试图形发生器2负责执行测试图形中的指令要求，实现跳转、循环等，同时控制存储控制器对图形储存器的地址访问。存储控制器则在测试图形发生器2的控制下，将测试子系统控制指令发送给相应的子系统，实现对子系统的同步控制。
58.一种数字信号测试板卡装置，如图3所示：包括总线控制器21、多核测试处理器23、测试子系统控制器、测试子系统控制总线24、数字测试子系统，其中：
所述总线控制器21用于数字信号测试板卡装置与pc端的通讯控制。
59.所述多核测试处理器（multi
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core test processor,mctp)23用于执行测试图形文件，产生对测试子系统的控制命令。
60.所述测试子系统控制总线24用于多核测试处理器23与测试子系统之间的控制命令传递。注意这里每个测试子系统控制器对应一个协测试处理器。每个子系统控制器控制一组数字测试子系统。
61.所述测试子系统控制器用于接收多核测试处理器23产生对测试子系统的控制命令，并根据测此控制命令产生测试子系统通道控制命令。
62.所述测试子系统25由数字电平驱动器、窗口比较器、动态负载发生器、精密电流源等组成。每个数字测试子系统接受测试子系统控制器产生的测试子系统通道控制命令，根据测试图形文件的要求，输出任意的数字测试时序信号，或进行任意被测信号的匹配分析。
63.整个测试系统通过高速总线背板将上述板卡装置连接起来，可以组成一个大型的数字测试系统，完成多被测试器件并行或并发测试的复杂的任意数字信号测试系统。
64.一种自动测试系统，如图4所示：包括pc主控电脑31、pcie总线控制器32、高速背板总线34、一个以上的数字信号测试板卡装置35，其中：所述pc主控电脑31用于运行测试程序产生板卡工作信号，板卡工作信号通过pcie总线控制器32、高速背板总线34传递给相应的数字信号测试板卡装置35，进而控制数字信号测试板卡装置35执行工作。用于分析测试结果及数据处理等。
65.所述pcie总线控制器32用于pc主控电脑31和数字信号测试板卡装置35之间的数据通讯。
66.所述高速背板总线34用于pcie总线控制器32与数字信号测试板卡装置35之间的数据传递。及各个数字信号测试板卡装置35之间的信号同步。
67.所述数字信号测试板卡装置35用于根据板卡工作信号执行测试图形文件，产生测试激励信号给被测试器件(device under test,dut)，及分析被测试器件的响应，形成测试结果，并将测试结果通过pcie总线控制器32、高速背板总线34传递给pc主控电脑31。pc主控电脑31进行器件pass/fail的判断。
68.被测试器件36(device under test,dut)。注意，每个dut代表一个测试站。每个dut可能占用一个或多个板卡装置的测试通道资源。
69.一种自动测试方法，包括以下步骤：步骤1， pc主控电脑31通过pcie总线控制器32下载各个数字信号测试板卡装置35中测试处理器对应的图形文件到对应的测试处理器的图形储存器5中。
70.步骤2，pc主控电脑31根据被测试器件要求，将各个用到的数字信号测试板卡装置35配置为所需的状态。
71.步骤3，pc主控电脑31同步启动各个数字信号测试板卡装置35的各个主测试处理器，执行并行测试的主测试图形文件，同时分析被测试器件的响应，形成测试结果一。
72.步骤4，各个主测试处理器执行到需要异步匹配或需要并发测试的局部测试图形文件，启动相应的协测试处理器13。
73.步骤5，各个协测试处理器13执行并发测试局部测试图形文件，进行多个被测试器件信号并发匹配，同时分析被测试器件的响应，形成测试结果二，将测试结果二传递给pc主
控电脑31。
74.步骤6，各个主测试处理器等待期对应的各个协测试处理器13是否执行结束，若结束，将测试结果一传递给pc主控电脑31。
75.步骤7，pc主控电脑31获取测试结果一和测试结果二，综合分析被测器件是否测试通过，若通过，通知分选设备将被测器件处理为合格品。若不通过，通知分选设备将被测器件处理为不良品。
76.通过协测试处理器，主测试处理器只需要等待各个协测试处理器并发测试完成，即可并发测试多个测试站（被测试器件）的并发信号。而传统的单核测试处理器在这一步则需要串行进行各个测试站的测试。
77.如图5和图6所示，通过基于mctp的测试装置，只需要一块板卡装置，一个mtp，即可完成多个测试站的并发测试。既可以满足多测试站的异步匹配测试需求，同时可以更大程度的的利用所有测试通道资源。在降低单测试站单位测试时间测试成本的同时，实现了最大化的测试效率。本发明可以实现多测试站异步并发测试，提高测试效率，同时在给每个测试站分配异步测试通道时可以避免更少的测试通道闲置，从而提高测试通道利用率。
78.以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。