专利名称:四位全数字电路周波表的制作方法
本实用新型四位全数字电路周波表(以下简称仪表)，为一种测量交流市电周波的全数字仪表。
由于交流市电的周期长达20毫秒，采用常规测量频率的手段，若要得到四位数字显示，则取样周期长达100秒。为克服这一取样周期过长的问题，现有技术多采用锁相倍频的方法来缩短取样周期，电路没有相位比较和压控振荡器环节，需要针对每台产品进行调整，线路复杂，稳定性能不够好，造价高。
本实用新型仪表克服了现有技术的缺点，其电路大为简化，在生产和使用中无须任何调整，提高了可靠性，降低了造价。
本实用新型仪表是以测量市电周期的方法，采用一特殊的转换电路，直接转换成对应的频率即周波值。设市电的频率为f，周期为T，则f＝1／T，在数学上为一条近轴双曲线。在常见的市电频率范围内，以两条直线去逼近它，可得到近似的结果。它们的方程式及对应频段为当47.80HZ＜f＜51.00HZ时，100f＝9799－10×103×24T……(Ⅰ)当45.00HZ＜f＜47.79HZ时，100f＝9297－8×103×27T……(Ⅱ)方程式(Ⅰ)、(Ⅱ)为本实用新型仪表设计的数学原理，其最大误差为±0.02HZ。
依据方程式(Ⅰ)，需要一个可预置数的减法计数器(以下简称计数器)，其预置数为9799；还需要一个频率为10KHZ的时钟脉冲；以一脉宽为24T的脉冲，作为计数器的开门脉冲，计数完成后，计数器内的结果即为100f；将其译码送入显示器，并人为地固定一个小数点，即将f值显示出来。对于方程式(Ⅱ)，完全用类似的办法处理。
图1为本实用新型仪表的原理方框图。
图2为本实用新型优选实施例电路图。
下面结合附图进行说明在图1中，仪表对市电信号进行整形，送入第一变分频器作24分频或27分频处理，输出脉冲作计数器的开门脉冲；晶振产生200KHZ的时钟源送入第二变分频器作20分频或25分频处理，作为计数器的时钟脉冲。计数结果译码锁存送入显示器。设置一个译码网络来识别控制按方程式(Ⅰ)或方程式(Ⅱ)进行处理。
本实用新型仪表的特征在于巧妙地设计了两个变分频器，由第一变分频器对市电信号进行24分频或27分频处理，由第二变分频器对时钟源进行20分频或25分频处理，还设置了一个可预置数的减法计数器和译码网络，两个变分频器及计数器的预置数值同步受控于译码网络。
本实用新型优选型实施例对照图2说明如下1、市电信号降压后，由电阻R，电容C，二极管Z1及Z2，施密特非门D1组成的信号整形电路，整形为矩形波序列，其周期与市电信号相同，均为T，二极管Z2和Z1将波形钳位于OV到＋5V之间。
2、第一变分频器(L1)由两片4029组成，其分频系数由CN1端控制，CN1直接与锁存器FF2的Q输出端相联。当CN1端为低电平时，分频系数为24；为高电平时，分频系数为27。整形后的方波序列输至两片4029的CL端，进行24分频或27分频处理，处理后的波形周期为24T或27T。由两片4029的
CO端输出给或非门D9，的两个输入端。
3、FF1为工作于计数方式的D触发器，D9的输出端与FF1的时钟CL端相联，分频处理后的波形被FF1加工为占空比为11的方波序列，此方波的宽度为24T或27T，由FF1的
Q端输出。
4、D2和D3为与非门，它们的一个输入端均与FF1的
Q端相联，D2的另一个输入端与(L1)的高位4029的Q2端相联，D3的另一个输入端与(L1)高位4029的Q1端相联。在D2、D3的输出端产生两个相互间隔依次出现的负脉冲。D2产生负脉冲1，控制译码锁存驱动电路(L4)的四片4511锁存控制端LE去锁存计数器的数值；同时这一脉冲经非门D4倒相，送锁存器FF2的时钟端CL去锁存或非门D6此时的电平，FF2为工作于锁存方式的D触发器。再通过FF2的输出端Q及
Q去控制各变分频器的分频系数和计数器的预置数值。D3产生负脉冲2，经非门D5倒相后送计数器(L3)的各片4029的置数控制端PE完成预置数。FF1的
Q输出端还与计数器(L3)的最低位4029的
CI相联，在低电平时开门，启动计数器计数。
5、由一晶振产生200KHZ的时钟源，经第二变分频器(L2)变为计数器(L3)所需要的10KHZ或8KHZ的时钟脉冲。(L2)为两片4029组成，分频系数由CN2端控制。CN2端也和FF2的Q端相联，当CN2为低电平时，分频系数为20，为高电平时，分频系数为25。时钟源的输出端接两片4029的CL端，两片4029的
CO端分别接或非门D10的两个输入端，D10的输出端与计数器(L3)的各片4029的时钟端CL相联。
6、计数器(L3)为四片4029组成，其预置数值是依其控制端CN3及
CN3的电平而定。CN3端亦连在FF2的Q端，
CN3端联在FF2的
Q端上，当CN3为低电平而
CN3为高电平时，预置数为“9749”，当CN3为电平而
CN3为低电平时，预置数为9297。
7、(L4)为译码锁存驱动电路，由四片4511组成，(L3)的各片4029分别与一片4511相连，各片4511又分别与一个七段数码管相连，四个七段数码管组成显示器(L5)。显示器(L5)的末两位数字前人为置入一个小数点。
8、三输入端或非门D6和D7以及非门D8，锁存器FF2构成译码网络。D6的输出端接FF2的D端，三个输入端分别接(L3)的第一片4029的Q1端，第二片4029的Q4端及D7的输出端；D7的三个输入端分别接D8的输出端，(L3)的第一片4029的Q1端，(L4)的第二片4511的g端，D8的输入端接(L3)的第三片4029的Q4端。每次计数完毕后，D6输出一个对应电平，若为高电平时表示测量结果高于于47.79HZ，为低电平时表示低于或等于47.79HZ。D6的电平锁存在FF2中，FF2的
Q端及Q端同时控制CN1、CN2、CN3、
CN3的电平以决定下次测量选择方程式。本实施例中FF2的Q端为低电平时对应选择方程式(Ⅰ)，为高电平时选择方程式(Ⅱ)，完成译码作用。
9、本实施例的工作过程是这样循环的，当FF1的
Q端出现方波序列的低电平时，计数器进行减法计数。计数完成后，方波序列变为高电平，在此高电平持续时间内，有相继出现的负脉冲1和2，其中脉冲1将计数结果存在(L4)的各片4511中，供显示器(L5)显示。脉冲1倒相后将D6的电平锁存于FF2；负脉冲2倒相后，送入计数器完成预置数，继之而来的方波又变低电平，计数器又开始计数，如此反复不已。
权利要求
1.一种以CMOS器件构成，具有输入信号整形电路和译码锁存驱动器及显示器的四位全数字电路周波表，其特征为具有第一变分频器(L1)，第二变分频器(L2)，可预置数的减法计数器(L3)和由门电路D6、D7、D8锁存器FF2构成的译码网络。
2.由权利要求
1所述的四位全数字电路周波表，其特征在于它的第一变分频器(L1)和第二变分频器(L2)均各由两片CMOS器件4029构成。
3.由权利要求
1所述的四位全数字电路周波表，其特征在于它的可预置数的减法计数器(L3)由四片CMOS器件4029构成。
4.由权利要求
1所述的四位全数字电路周波表，其特征在于它的译码网络由两个三输入端或非门D6、D7及非门D8、锁存器FF2构成，且D6的输出端接FF2的D端；三个输入端分别接(L3)的第一片的4029的Q1端，第二片4029的Q4端及D7的输出端。D7的三个输入端分别接D8的输出端，(L3)的第一片4029的Q1端，(L4)的第二片4511的g端，D8的输入端接(L3)的第三片4029的Q4端。FF2的Q端与(L1)、(L2)、(L3)的CN1、CN2、CN3相联；FF2的
Q端与(L3)的
CN3相联。
专利摘要
一种以测量交流电网周期的方法间接测量频率的四位数字周波表。其测量的数学原型是以100f＝9799-10×10
文档编号G01R23/02GK86206952SQ86206952
公开日1987年9月2日 申请日期1986年9月4日
发明者李恭敢 申请人:衡阳四方继电器厂导出引文BiBTeX, EndNote, RefMan