基于优化并行码相位搜索的gps捕获电路的制作方法
【专利摘要】本发明公开一种基于优化并行码相位搜索的GPS捕获电路，包括：下变频电路、下采样电路、快速傅里叶变换电路、延时电路、C/A码生成电路、反傅里叶变换电路、相干积分电路、求模电路、非相干积分电路、门限判决电路；在IFFT运算中不必对输出数据进行重排序，最终只需对最大峰均比所在位置进行位比特反转，得到接收信号C/A码相位，从而节省了IFFT模块中存储器的消耗；并且本方案可用于捕获GPS的任意卫星信号，在硬件资源充沛的情况下，可在不改变频率搜索步长的前提下成倍提高捕获速度，冷启动捕获时间为1.17秒，热启动捕获时间小于0.5秒，同时捕获灵敏度可以达到‐145dBm，从而保证在信号极弱时也可以完成捕获。
【专利说明】
基于优化并行码相位搜索的GPS捕获电路
技术领域
[0001]本发明属于GPS全球卫星定位技术领域，特别涉及一种优化后的并行码相位搜索 捕获架构。
【背景技术】
[0002] GPS是全球定位系统(Global Positioning System)的简称，由美国国防部于上世 纪70年代所提出，是一个基于人造卫星，面向全球的全天候无线电定位，定时系统。GPS系统 主要由三个独立部分组成:空间星座部分，地面监控部分和用户设备部分。空间星座部分起 初由21颗工作卫星和3颗备用卫星构成，但目前处于正常运行状态的卫星数目已超过30颗， 这些卫星分布在6个轨道上;地面监控部分主要由分布在全球的1个主控站(位于美国科罗 拉多州春田市），4个注入站和6个监测站组成，主要负责卫星的监测，星历的计算和发送，数 据采集等；用户设备部分（即GPS接收机）的主要任务是跟踪可见GPS卫星，对接收到的卫星 无线电信号经过数据处理后获得定位所需的测量值和导航信息，最后完成对用户的定位运 算和导航任务。
[0003] GPS接收机主要由3个部分组成：射频前端，基带信号处理以及用户位置解算。其 中，基带信号处理是GPS接收机的核心部分，主要包括捕获和跟踪模块，捕获是一个对卫星 的多普勒频偏和C/A码相位的二维搜索过程，捕获模块输出当前可见的卫星号，多普勒频偏 和C/A码相位;跟踪模块完成对卫星的后续跟踪任务，输出导航信息比特和伪距信息用于后 续的用户位置解算。而捕获架构主要可以分为3种：串行搜索架构（SS)，并行频率搜索架构 (PFS)和并行码相位搜索架构(PCS):
[0004] 串行搜索架构(SS):串行搜索架构是最传统的架构，包括1)与本地中频载波相乘； 2)与本地CA码相乘;3)相干积分;4)取模;5)非相干积分。该架构特点是实现简单，硬件消耗 少，但其对频率和码相位进行串行搜索，捕获时间非常长。
[0005] 并行频率搜索架构(PFS):并行频率搜索架构将频率搜索过程并行化，该结构可以 同时搜索Nb个码相位，图中每次可以同时得到N B个码相位的一次相干积分结果，但FFT是针 对同一路的多个相干积分结果，所以在FFT之前需要一个兵兵结构的缓存（Ping-pong buffer)完成重排序的功能。该架构的特点是省去了频率搜索的过程，节约了捕获时间。但 该架构也存在缺陷：对于频偏较大的情况，存在信号的灵敏度损失，该频偏损失与sinc(3i fdN ch/fs)成正比，其中Nch是相干积分的次数(这里，相干积分的目的是对信号进行平滑，以 减少后续FFT的点数），f s是信号的采样率，fd表示多普勒频偏;其次，FFT的频域解析度也会 导致额外的灵敏度损失。
[0006] 并行码搜索架构(PCS):并行码搜索架构将码搜索过程并行化，该架构的优点是只 需对频偏做搜索，省去了码相位的搜索过程，节约了捕获时间。该架构的缺点是FFT点数必 须是2的幂次，这就限制了信号的采样率，否则就需要通过额外的处理(例如平均采样电路） 来满足FFT点数的限制;此外，有时候为了降低FFT的点数(如果信号采样率比较高），也需要 平均采样电路完成降采样。该架构可以同时搜索Nb个频点，但是该架构需要消耗大量的FFT 单元。
【发明内容】
[0007] 本发明为解决上述技术问题，提出了一种基于优化并行码相位搜索的GPS捕获电 路，用于提高GPS捕获模块的搜索速度。
[0008] 本发明采用的技术方案是:基于优化并行码相位搜索的GPS捕获电路，包括:下变 频电路、下采样电路、快速傅里叶变换电路、延时电路，C/A码生成电路、反傅里叶变换电路、 相干积分电路、求模电路、非相干积分电路、门限判决电路；
[0009] 数字中频信号作为下变频电路的输入，所述下变频电路的输出作为下采样电路输 入，所述下采样电路的输出作为快速傅里叶变换电路的输入，所述快速傅立叶变换的输出 作为延时电路的输入，通过延时电路输出得到第一信号;所述延时电路的输出与C/A码生成 电路的输出相乘得到的第二信号作为反傅里叶变换电路的输入，所述第二信号包括若干支 路信号，所述反傅里叶变换电路的输出作为相干积分电路的输入，所述相干积分电路的输 出作为求模电路的输入，所述求模电路的输出作为非相干积分电路的输入，所述非相干积 分电路的输出作为门限判决线路的输入，所述门限判决电路输出判决结果；
[0010] 所述下变频电路包括:第一存储模块、数据转换器、数字频率合成器;所述数字中 频信号首先存储到第一存储模块，第一存储模块的输出作为数据转换器的输入，所述数据 转换器的输出与数字频率合成器的输出相乘的结果作为下变频电路的输出；
[0011] 所述下采样电路包括:低通滤波器、8倍下采样模块、第二存储器;所述低通滤波器 的输出作为8倍下采样模块的输入，所述8倍下采样模块的输出作为第二存储器的输入，所 述第二存储器的输出作为下采样电路的输出；
[0012] 所述快速傅立叶变换模块包括:第一快速傅里叶变换单元，所述下采样电路的输 出作为快速傅里叶变换模块的输出；
[0013] 所述延时电路包括若干延时单元，所述若干延时单元排成阵列形式，每一个延时 单元对应一路第一信号中的支路信号，用于对该路信号进行一个时钟周期的延时，且所述 延时电路的输入为快速傅里叶变换模块的输出，若干延时单元的输出一起作为延时电路的 输出；
[0014] 所述C/A码生成电路包括：C/A码生成器、第二快速傅里叶变换单元、码偏补偿单 元;所述C/A码生成器产生的C/A码作为第二快速傅立叶变换单元的输入，所述第二快速傅 立叶变换单元的输出与码偏补偿单元相乘的结果作为C/A码生成电路的输出；
[0015] 所述反傅里叶变换电路包括若干反傅里叶变换单元，所述若干反傅里叶变换单元 排成阵列形式，每一个反傅里叶变换单元对应一路第二信号中的支路信号，用于对该路信 号进行以1kHz为间隔的频域搜索的并行化；
[0016] 所述相干积分电路包括若干相干积分运算单元，所述若干相干积分运算单元排成 整列形式，每一个相干积分运算单元对应一个反傅里叶变换单元；
[0017] 所述求模电路包括若干求模运算单元，所述若干求模运算单元排成阵列形式，每 一个求模运算单元对应一个相干积分运算单元；
[0018] 所述非相干积分电路包括若干非相干积分运算单元，所述若干非相干积分运算单 元排列成阵列形式，每一个非相干积分运算单元对应一个求模运算单元；
[0019] 所述门限判决电路包括:峰均比计算电路、第一峰均比比较模块、第二峰均比比较 模块;所述峰均比计算模块包括若干峰均比计算单元，所述若干峰均比计算单元排成阵列 形式，每一个峰均比计算单元对应一个非相干积分计算单元;所述峰均比计算模块的输出 作为第一峰均比比较模块的输入，所述第一峰均比比较模块的输出作为第二峰均比比较模 块的输入。
[0020] 进一步地，所述第一存储器深度为1638400，宽度为2比特，写入时钟为16.386MHz， 读取时钟为147.456MHz。
[0021 ] 进一步地，所述低通滤波器通带带宽为2.046MHz。
[0022] 进一步地，所述第二存储器深度为204800。
[0023] 进一步地，所述码偏补偿单元为旋转因子。
[0024]本发明的有益效果：本发明的基于优化并行码相位搜索的GPS捕获电路，包括：下 变频电路、下采样电路、快速傅里叶变换电路、延时电路、C/A码生成电路、反傅里叶变换电 路、相干积分电路、求模电路、非相干积分电路、门限判决电路;在反傅里叶变换IFFT运算中 本申请不必对输出数据进行重排序，最终只需对最大峰均比所在位置进行位比特反转，得 到接收信号C/A码相位，从而节省了 IFFT模块中存储器的消耗;并且本申请的技术方案符合 GPS通用接收机的工程参数设计，可用于捕获GPS的任意卫星信号，在硬件资源充沛的情况 下，可以在不改变频率搜索步长的前提下成倍提高捕获的速度，本申请的方案相比PCS架构 速度提升了 10倍，冷启动捕获时间为1.17秒，热启动捕获时间小于0.5秒，同时捕获的灵敏 度可以达到_145dBm，从而保证在信号极弱时也可以完成捕获。
【附图说明】
[0025] 图1为改进型并行码相位搜索架构的示意图。
[0026] 图2为相干或非相干积分结构的示意图。
[0027]图3为捕获模块架构的示意图。
【具体实施方式】
[0028] 为便于本领域技术人员理解本发明的技术内容，下面结合附图对本
【发明内容】
进一 步阐释。
[0029] 如图1所示为本发明的核心架构改进型并行码相位搜索PCS*型架构，具体的将在 后面本申请如图3所示的技术方案中进行详细阐述。
[0030] 以下结合附图进行说明，根据数字信号处理的理论，去载波的过程可以通过频域 的移位来实现。对于lms的FFT而言，频域移动一个采样点就相当于乘以ΙΚΗζ的载波。于是我 们得到了改进型的多路并行PCS结构，如图1所示，该结构节省了部分FFT模块，可以同时搜 索Nb个频点{…，fiF-2000，fiF-1000，fiF，fiF+1000，fiF+2000，…}。
[0031] 本申请对55、??5、？05、？05*四种架构进行了搜索精度和硬件复杂度对比，如表1所 示：
[0032]表1四种捕获架构的对比
[0035] 这里，SS和PFS型架构的搜索并行度Nb = 200。由于C/A码的值为±1，所以SS和PFS 型架构中与本地C/A码的相乘不需要消耗乘法器，只需在相干累加时做相应的加减法即可。 在搜索精度上，SS，PFS，PCS和PCS*型架构都采用1/2码片的C/A码相位和50Hz的频偏搜索精 度，也就是频偏搜索步长，本申请中的搜索范围为± 10kHz，所以，PCS和PCS*型架构中FFT的 点数为2048;三种架构都采用10ms相干积分和10次非相干积分。PFS型架构中相干积分次数 Nch= 10，所以FFT点数也正好为2048点，故其频域解析度只有1000Hz，由于频域解析度过低， 本申请对PFS架构不予考虑。表1中，对上述架构的单颗卫星搜索时间，复数乘法器个数和复 数加法器个数进行了统计，其中2048点FFT采用基2SDF型架构(9个复数乘法器和11个复数 加法器），基2SDF型架构即基2单路径延时反馈结构，是目前较为通用的流水线型FFT实现方 案，也是目前FPGA中流水线型FFT的IP核一般采用的结构。为了计算架构的硬件效率，即单 位面积的吞吐率，将乘法器的硬件复杂度按10:1的比例换算成加法器，即1个乘法器面积= 10个加法器面积，并将SS型架构的硬件效率归一化，得到其它架构的硬件效率估计。统计结 果如表1所示，改进型并行码相位搜索架构在硬件效率上有很大的优势，所以本申请采用 PCS*型架构。
[0036] 如图3所示，为本申请基于优化并行码相位搜索PCS*型架构所得到的捕获模块的 架构图，本申请的技术方案是:基于优化并行码相位搜索的GPS捕获电路，包括：下变频电 路、下采样电路、快速傅里叶变换电路、C/A码生成电路、反傅里叶变换电路、相干积分电路、 求模电路、非相干积分电路、门限判决电路；
[0037]所述下变频电路包括:第一存储模块IF_RAM、数据转换器Data_c〇nVert、数字频率 合成器DDS;数字中频信号首先被存储到第一存储器IF_RAM中，IF_RAM的深度为1638400,宽 度为2比特，即存储100ms的中频数据，本申请采用10ms相干积分和10次非相干积分，捕获模 块的处理时钟采用147.456MHz。由于ADC采样芯片MAX2769对采样数据进行了 2比特编码，需 要数据转换器Data_C〇nVert将2比特编码的中频数据转换为二进制补码形式，然后与直接 数字频率合成器DDS产生的本地正交载波相乘，本申请中频偏搜索范围设定为-10kHz~+ 10kHz，频域搜索步长为50Hz，由于采用改进型并行码相位搜索架构PCS*，DDS模块只需完成 1kHz 内的频域搜索，即频点[2565000，2565050，2565100，2565150，2565200，2565250， 2565300,2565350,2565400,2565450,2565500,2565550,2565600,2565650,2565700， 2565750,2565800,2565850,2565900,2565950]Hz 〇
[0038]所述下采样电路包括:低通滤波器LPF、8倍下采样模块、第二存储器RAM;下变频后 的基带信号通过低通滤波器LPF，滤波器的带宽为2.046MHz，该低通滤波器用于滤除带外噪 声并为后续下采样做防混叠准备，本申请的低通滤波器LPF选用54阶FIR滤波器。经过LPF 后，对信号做8倍下采样，以降低后面FFT运算的点数，经8倍下采样后，1个C/A码周期lms内 的点数为2048,码相位搜索精度约为1/2码片，由于下采样后的信号是不连续的，而流水线 型快速傅里叶变换模块FFT可以连续地做FFT运算，所以需要将下采样后的信号存入第二存 储器RAM中，第二存储器深度为204800，然后再连续地读取。
[0039]所述快速傅立叶变换电路包括:第一快速傅里叶变换单元，完成2048点FFT运算；
[0040] 所述延时电路包括:若干延时单元，若干延时单元排成阵列形式，每一个延时单元 对应一路信号，用于对该路信号进行一个时钟周期的延时，得到若干第一支路信号。
[0041] 所述C/A码生成电路包括:C/A码生成器、第二快速傅里叶变换单元、码偏补偿单 元;所述20路频域信号与某颗卫星的本地C/A码的FFT结果相乘，本地C/A码的FFT结果需要 做码偏移补偿，对第i路C/A码的FFT结果乘以一个相应的旋转因子％得到码偏移补偿后 的本地C/A码频域结果。
[0042]
，时间t表示当前FFT处理的是第t个毫秒的数据， int表示四舍五入的取整操作。
[0043] 所述反傅里叶变换电路包括若干反傅里叶变换单元，所述若干反傅里叶变换单元 排成阵列形式，每一个反傅里叶变换单元对应延时电路的输出与C/A码生成电路的输出相 乘得到的20路第二信号中的一个支路信号，用于对20路反傅里叶快速变换模块的IFFT运算 完成以1kHz为间隔的频域搜索的并行化。
[0044] 所述相干积分电路包括若干相干积分运算单元，所述若干相干积分运算单元排成 整列形式，每一个相干积分运算单元对应一个反傅里叶变换单元;所述相干积分运算单元 为10ms相干积分，所述非相干积分运算单元为10次非相干积分。
[0045] 所述求模电路包括若干求模运算单元，所述若干求模运算单元排成阵列形式，每 一个求模运算单元对应一个相干积分运算单元；
[0046] 所述非相干积分电路包括若干非相干积分运算单元，所述若干非相干积分运算单 元排列成阵列形式，每一个非相干积分运算单元对应一个求模运算单元。
[0047] 所述门限判决电路包括:峰均比计算电路、第一峰均比比较模块、第二峰均比比较 模块;所述峰均比计算模块包括若干峰均比计算单元，所述若干峰均比计算单元排成阵列 形式，每一个峰均比计算单元对应一个非相干积分计算单元;所述峰均比计算模块的输出 作为第一峰均比比较模块的输入，所述第一峰均比比较模块的输出作为第二峰均比比较模 块的输入。
[0048] 将积分结果的最大峰均比与捕获门限比较，若最大峰均比大于捕获门限，则输出 卫星号sat_num，C/A码相位codephase和多普勒频偏freq_doppler。值得注意的是，反傅里 叶变换单元IFFT运算中本申请不必对输出数据进行重排序，最终只需对最大峰均比所在位 置进行位比特反转，得到接收信号C/A码相位，从而节省了 IFFT模块中存储器的消耗。
[0049] 本申请中的相干积分和非相干积分运算单元的结构如图2所示，本申请以相干积 分运算单元为例进行说明，相干积分运算单元是一个累加器结构，第一个C/A码周期直接将 输入数据存入相干积分运算单元自带的存储器RAM，之后的周期需要将当前输入数据与前 一次累加结果从相干积分运算单元自带的存储器RAM读出，然后相加，当累加次数达到10次 后（10ms相干积分，10次非相干积分），将累加结果输出。并且本申请中的相干积分和非相干 积分运算单元中的存储器RAM的深度均为2048。
[0050] 本申请的捕获过程共需做20次串行频偏搜索，每次冷启动包含32颗卫星的串行搜 索，捕获过程共需时间1.17秒;而热启动只搜索上次关机时保存的卫星，捕获时间小于0.5 秒，本申请采用8个跟踪通道，最多能同时跟踪8颗卫星，所以热启动时捕获模块至多需要搜 索8颗卫星。
[0051] 测试结果
[0052] 1)性能测试
[0053]为了测试本发明对GPS卫星的捕获速度和精确度，我们完成了整个GPS接收机的实 现，包括天线，FPGA板，射频板和PC，天线采用的是有源GPS天线，接收频率范围为1575.42 土 1MHz，FPGA采用Xi 1 inx的KC705开发板，FPGA型号是Kintex7 XC7K325T，射频板采用美信 (Maxim)公司的MAX2769 GPS射频芯片，FPGA板和射频板使用FMC(FPGA Mezzanine Cards) 接口连接，FPGA板与PC之间用以太网口通信。
[0054] 表2是本发明在Xilinx Kintex7 XC7K325T FPGA上完成综合（Synthesize)和实现 (Implement)最终的资源消耗情况，显然时序已经得到收敛，查找表(LUT)是FPGA内用于逻 辑运算的基本单元，寄存器(Register)是FPGA内部基本的时序单元，BRAM是FPGA内部存储 单元，分为 RAMB18E1 和 RAMB36E1，这里已经将 RAMB36E1 折算成 RAMB18E1，DSP48E1 是 FPGA 内 部的DSP运算单元，主要完成乘累加操作，括号内的百分比表示占 FPGA总资源的比例。
[0055] 表2本设计在Kintex7 XC7K325T FPGA上的资源消耗
[0057]本发明的GPS接收机不仅可以精确定位露天场景的地理位置坐标，同时为了精确 测量捕获模块的性能优势，本申请完成了大量GPS性能测试，通过一台高性能矢量信号发生 器产生GPS的卫星空中模拟信号，然后输入到本设计的开发板射频天线端。最终测得冷启动 时间为1.17秒，热启动时间小于0.5秒，同时捕获的灵敏度也能达到-145dBm，在信号极弱时 依然保持了对卫星频偏和码偏的搜索能力。
[0058] 2)综合结果
[0059]为了证实本发明电路可以被FPGA执行，本发明的HDL描述代码被进行了综合以及 布局布线，并无错误地通过了FPGA实现流程。FPGA实现的目标器件为Kintex7 XC7K325T，但 不限于该型号的FPGA芯片。目标时序为147.456MHz的时钟频率，该时序得到收敛，实际时钟 频率还可以更高。资源消耗情况为260个DSP48E1、55185个Slice LUTs和55163个Slice Registers。
[0060]本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发 明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。对于本领 域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的 任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
【主权项】
1.基于优化并行码相位捜索的GPS捕获电路，其特征在于，包括:下变频电路、下采样电 路、快速傅里叶变换电路、延时电路，C/A码生成电路、反傅里叶变换电路、相干积分电路、求 模电路、非相干积分电路、Π 限判决电路； 数字中频信号作为下变频电路的输入，所述下变频电路的输出作为下采样电路输入， 所述下采样电路的输出作为快速傅里叶变换电路的输入，所述快速傅立叶变换的输出作为 延时电路的输入，通过延时电路输出得到第一信号;所述延时电路的输出与C/A码生成电路 的输出相乘得到的第二信号作为反傅里叶变换电路的输入，所述第二信号包括若干支路信 号，所述反傅里叶变换电路的输出作为相干积分电路的输入，所述相干积分电路的输出作 为求模电路的输入，所述求模电路的输出作为非相干积分电路的输入，所述非相干积分电 路的输出作为口限判决线路的输入，所述口限判决电路输出判决结果； 所述下变频电路包括:第一存储模块、数据转换器、数字频率合成器;所述数字中频信 号首先存储到第一存储模块，第一存储模块的输出作为数据转换器的输入，所述数据转换 器的输出与数字频率合成器的输出相乘的结果作为下变频电路的输出； 所述下采样电路包括:低通滤波器、8倍下采样模块、第二存储器;所述低通滤波器的输 出作为8倍下采样模块的输入，所述8倍下采样模块的输出作为第二存储器的输入，所述第 二存储器的输出作为下采样电路的输出； 所述快速傅立叶变换模块包括:第一快速傅里叶变换单元，所述下采样电路的输出作 为快速傅里叶变换模块的输出； 所述延时电路包括若干延时单元，所述若干延时单元排成阵列形式，每一个延时单元 对应一路第一信号中的支路信号，用于对该路信号进行一个时钟周期的延时，且所述延时 电路的输入为快速傅里叶变换模块的输出，若干延时单元的输出一起作为延时电路的输 出； 所述C/A码生成电路包括:C/A码生成器、第二快速傅里叶变换单元、码偏补偿单元;所 述C/A码生成器产生的C/A码作为第二快速傅立叶变换单元的输入，所述第二快速傅立叶变 换单元的输出与码偏补偿单元相乘的结果作为C/A码生成电路的输出； 所述反傅里叶变换电路包括若干反傅里叶变换单元，所述若干反傅里叶变换单元排成 阵列形式，每一个反傅里叶变换单元对应一路第二信号中的支路信号，用于对该路信号进 行W IkHz为间隔的频域捜索的并行化； 所述相干积分电路包括若干相干积分运算单元，所述若干相干积分运算单元排成整列 形式，每一个相干积分运算单元对应一个反傅里叶变换单元； 所述求模电路包括若干求模运算单元，所述若干求模运算单元排成阵列形式，每一个 求模运算单元对应一个相干积分运算单元； 所述非相干积分电路包括若干非相干积分运算单元，所述若干非相干积分运算单元排 列成阵列形式，每一个非相干积分运算单元对应一个求模运算单元； 所述口限判决电路包括：峰均比计算电路、第一峰均比比较模块、第二峰均比比较模 块;所述峰均比计算模块包括若干峰均比计算单元，所述若干峰均比计算单元排成阵列形 式，每一个峰均比计算单元对应一个非相干积分计算单元;所述峰均比计算模块的输出作 为第一峰均比比较模块的输入，所述第一峰均比比较模块的输出作为第二峰均比比较模块 的输入。2. 根据权利要求1所述的基于优化并行码相位捜索的GPS捕获电路，其特征在于，所述 第一存储器深度为1638400，宽度为化k特，写入时钟为16.386MHz，读取时钟为147.456MHz。3. 根据权利要求1所述的基于优化并行码相位捜索的GPS捕获电路，其特征在于，所述 低通滤波器通带带宽为2.046MHz。4. 根据权利要求1所述的基于优化并行码相位捜索的GPS捕获电路，其特征在于，所述 第二存储器深度为204800。5. 根据权利要求1所述的基于优化并行码相位捜索的GPS捕获电路，其特征在于，所述 码偏补偿单元为旋转因子。
【文档编号】G01S19/30GK106093981SQ201610397137
【公开日】2016年11月9日
【申请日】2016年6月6日 公开号201610397137.4, CN 106093981 A, CN 106093981A, CN 201610397137, CN-A-106093981, CN106093981 A, CN106093981A, CN201610397137, CN201610397137.4
【发明人】严余伟, 宋天阳, 张又鑫, 傅晓宇, 魏冰然, 张君易
【申请人】电子科技大学