基于bds/gps的高动态全定制定位授时机载终端的制作方法
【技术领域】
[0001]本实用新型属于航空技术领域，具体涉及一种基于BDS/GPS的高动态全定制定位授时机载终端。
【背景技术】
[0002]在机载飞行试验过程中，高精度定位和准确授时的重要性不言而喻，各种BDS/GPS定位授时设备应用于飞机的科研飞行任务中。目前常见的机载定位授时设备有基于BDS的定位/授时设备或基于GPS的定位/授时设备，此类设备均是采用BDS或GPS单系统独立定位或授时，定位授时的精度相对比较低，并且只能实现对测试数据的简单记录。
[0003]随着飞行试验对定位授时的高精度要求，不仅要对试飞机载进行精确的定位，还要实现精密授时，确保地面监控中心及飞机上的多台设备的时间同步。而目前的基于BDS/GPS定位/授时设备显然不能满足定位和授时同时进行且高精度的要求，这样不能确保监控中心与机载上的时间同步，从而不能满足最及时的掌握飞机的飞行状况的需求。
【实用新型内容】
[0004]有鉴于此，本实用新型的主要目的在于提供一种基于BDS/GPS的高动态全定制定位授时机载终端。
[0005]为达到上述目的，本实用新型的技术方案是这样实现的:
[0006]本实用新型实施例提供一种基于BDS/GPS的高动态全定制定位授时机载终端，该终端包括信号获取模块、0183报文输出模块、原始数据输出模块、FPGA模块、ARM模块；所述信号获取模块的一路依次连接0183报文输出模块、FPGA模块，另一路依次连接原始数据输出模块、ARM模块；所述0183报文输出模块输出端还与ARM模块连接。
[0007]上述方案中，所述信号获取模块为0EM628板卡。
[0008]上述方案中，所述FPGA模块包括序列检测器、第一寄存器、译码器，所述序列检测器的输入端与0183报文输出模块连接，输出端依次连接第一寄存器、译码器，所述译码器的第一路依次连接编码器、第一移位寄存器，第二路依次连接MUX复用器、DAC控制器，第三路连接RTC，所述RTC与MUX连接；所述MUX、DAC控制器之间连接有直流B码编码器，所述B码编码器的输出端依次连接第二移位寄存器、电平转换驱动器，所述第二移位寄存器与DAC控制器连接；来自外部的秒基准信号IPPS —路输入到循环计数器，再经第二寄存器、IP核、PHY芯片输出，另一路输入到第二移位寄存器与DAC控制器之间；所述译码器的第四路与第二寄存器连接。
[0009]上述方案中，所述ARM模块包括BDS/GPS定位模块、FPGA通信模块、AM3354ZCZ芯片、存储模块、显示模块，所述AM3354ZCZ芯片分别与BDS/GPS定位模块、FPGA通信模块、存储模块、显示模块连接，所述BDS/GPS定位模块与原始数据输出模块连接，所述FPGA通信模块与0183报文输出模块连接。
[0010]与现有技术相比，本实用新型的有益效果:
[0011]I)本实用新型采用模块化设计思路，将不同性能的硬件模块的功能进行综合，采用FPGA与ARM相结合的设备架构，并可以根据用户的不同需求，添加相应的功能，实现设备的可定制化设计。
[0012]2)本实用新型用于机载设备，在飞机高速试飞过程中，利用实时差分技术，通过机载电台实时的将GPS观测数据及已知数据传输给地面监测站电台，对差分观测值进行实时处理，从而测得机载的实时位置，以及机载的运行轨迹，实现了对飞机的位置的高精度定位。
[0013]3)本实用新型采用基于FPGA的逻辑设计，利用FPGA的高集成度和高可靠性的特性，对底层时间解析，完成IRIG-B、IEEE-1588, NTP时间码授时，保证了机载上的其他设备与地面指挥监测中心设备的时间同步，满足机载采集设备精确授时的需求。
[0014]4)本实用新型通过OLED将位置、时间、速度等信息显示，并且设置了不同的按键，来调节显示屏的亮度，满足飞行员等用户在不同环境下的需求，从而更直观更容易的掌握机载飞行参数信息。
[0015]5)本实用新型可以利用U盘实时记录存储试飞机载的测量数据，并可以对记录的数据进行事后差分处理，从而精确的计算机载在试飞过程中的运行轨迹、不同时刻的位置、速度等定位数据，用于分析试飞机载飞行过程中的轨迹、位置、速度误差。
【附图说明】
[0016]图1为本实用新型实施例提供一种基于BDS/GPS的高动态全定制定位授时机载终端的功能原理框图；
[0017]图2为本实用新型的FPGA模块的连接框图；
[0018]图3为本实用新型的ARM模块的连接框图；
[0019]图4为本实用新型的典型应用系统框图。
【具体实施方式】
[0020]下面结合附图和【具体实施方式】对本实用新型进行详细说明。
[0021]本实用新型实施例提供一种基于BDS/GPS的高动态全定制定位授时机载终端，如图1所示，该终端包括信号获取模块1、0183报文输出模块2、原始数据输出模块3、FPGA模块4、ARM模块5 ;所述信号获取模块I的一路依次连接0183报文输出模块2、FPGA模块4，另一路依次连接原始数据输出模块3、ARM模块5 ;所述0183报文输出模块2输出端还与ARM模块5连接。
[0022]所述信号获取模块I为0EM628板卡。
[0023]如图2所示，所述FPGA模块4采用基于Verilog硬件编程语言对时间解析，实现IRIG-B AC/DC及IEEE-1588授时；所述FPGA模块4包括序列检测器、第一寄存器、译码器，所述序列检测器的输入端与0183报文输出模块2连接，输出端依次连接寄存器、译码器，所述译码器的第一路依次连接编码器、第一移位寄存器，第二路依次连接MUX、DAC控制器，第三路连接RTC，所述RTC与MUX连接；所述MUX、DAC控制器之间连接有直流B码编码器，所述B码编码器的输出端依次连接第二移位寄存器、电平转换驱动器，所述第二移位寄存器与DAC控制器连接；来自外部的秒基准信号IPPS —路输入到微循环计数器，再经第二寄存器、IP核、PHY芯片输出，另一路输入到第二移位寄存器与DAC控制器之间；所述译码器的第四路与第二寄存器连接。
[0024]所述序列检测器检测由与0183报文输出模块2输入的0183报文，如果是需要的报文，在所述第一寄存器中形成时间报文信息，通过译码器对第