专利名称：时间数字转换电路及其相关方法
技术领域：
本发明是有关于时间数字转换电路，特别有关于使用延迟电路以产生周 期性延迟信号的时间数字转换电路。
背景技术：
一4殳而言，时间凄t字转换电路(Time to Digital Converting, TDC)是用 以测量信号的延迟程度，以将信号的延迟程度转换成实际的延迟级的延迟量， 也就是将信号的延迟程度以确切数目的延迟级表示。旧有的作法为，分别将 第一信号和第二信号送入第一延迟电路和第二延迟电路，其中第一信号(通常 为待测信号)送入的时间较第二信号(通常为已知的参考信号)早，但第 一 延迟 电路的延迟级的延迟量较第二延迟电路的延迟级的延迟量较大。因此，第二 信号会慢慢追上第一信号。而当第二信号追上第一信号时，便可计算两信号 分别经过的延迟级数量，并计算两延迟级群组的差异总量，便可计算出第一 信号的延迟程度。常见的作法为，先以其它机制算出延迟量较大的延迟级ts 与延迟量较小的延迟级tf的差(ts-1》，再将待测信号的延迟情况以N(ts-t「) 表示。由于此类型时间数字转换电路的结构和操作方式，以及如何计算出为 本领域技术人员所知悉，故在此不再赘述。
然而，这样的作法，往往须使用整条的延迟电路，因此电路会具有较大 的面积。
发明内容
因此，本发明的一目的为提供一种时间数字转换电路及其相关方法，其 将原本的延迟电路换成周期性延迟电路，以节省电路面积。
本发明的实施例揭露了一种时间数字转换电路，包含第一延迟电路， 具有至少一第一延迟级，用以延迟第一输入信号以产生第一输出信号；第二 延迟电路，具有至少一第二延迟级，用以延迟第二输入信号以产生第二输出 信号；第一计数器，耦接该第一延迟电路，用以计数该第一输出信号以产生第一计数值；第二计数器，耦接该第二延迟电路，用以计数该第二输出信号
以产生第二计数值；以及比较器，耦接该第一计数器与该第二计数器，用以
比较该第一计数值与该第二计数值以产生比较结果信号；其中该第 一延迟级 比该第二延迟级具有较大的延迟量，且该第一计数器较该第二计数器较早开 始计数，而当该第二计数值落于包含该第一计数值的预定范围内时，该比较 器输出该比较结果信号。
本发明的实施例亦揭露一种时间数字转换方法，包含使用至少一第一 延迟级延迟第 一输入信号以产生策一输出信号；使用至少 一第二延迟级延迟 第二输入信号以产生第二输出信号；计数该第 一输出信号以产生第 一计数值； 计数该第二输出信号以产生第二计数值；以及比较该第 一计数值与该第二计 数值以产生比较结果信号；其中该第 一延迟级比该第二延迟级具有较大的延 迟量，且该第一计数值较该第二计数值较早开始被计数，而当该第二计数值 落于包含该第一计数值的预定范围内时，输出该比较结果信号。
图1绘示了根据本发明的第一实施例的时间数字转换电路。 图2绘示了根据本发明的第二实施例的时间数字转换电路。 [主要元件标号说明]
100、200 时间数字转换电路101第一延迟电路103第二延迟电路105第一计数器
107第二计数器
109比较器
111AND门
113OR门
115、117、 119第一延迟级
mAND门
123OR门
125、127、 129第二延迟级
201控制电路
具体实施例方式
在说明书及上述的申请专利范围当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及上述的申请专利范围并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及上述的请求项当中所提及的r包含」为开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」 一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其它装置或连接手段间接地电气连接至该第二装置。
图1绘示了根据本发明的第一实施例的时间数字转换电路100。如图1所示，时间数字转换电路100包含第一周期性延迟电路101、第二周期性延迟电路103、第一计数器105、第二计数器107、以及比较器109。第一周期性延迟电路101具有至少一第一延迟级115、 117、 119,用以延迟第一输入信号Im以产生第一输出信号Out,。第二周期性延迟电路103,具有至少一第二延迟级125、 127、 129,用以延迟第二输入信号I&(此例中为已知的参考信号)以产生第二输出信号0ut2。比较器109耦接第一计数器105与第二计数器107,用以比较第 一计数值CV与第二计数值CV2以产生比较结果信号CR。
其中第一延迟级115、 117、 119比第二延迟级125、 U7、 l"具有较大的延迟量，且第一计数器105较第二计数器107较早开始计数，亦.即第一输入信号Im比第二输入信号化2较早被输入。在此实施例中，当第一计数值CV！与第二计数值CV2相等时，即可视为第二输入信号In,已追上第一输入信号In,,然后比较器109会输出比较结果信号CR。在一实施例中，比较器109可外接至预定电路且比较结果信号CR是作为预定电路的触发信号使用。然而，当第一计数值CVi与第二计数值CV2并非相等，且其差距仅为微小差距时，亦可忽略此差距而将第二输入信号I&视为已追上第一输入信号In"这样的变化亦属于本发明的范围。亦即，当第二计数值CV2落于包含第一计数值CV,的预定范围内时，将第二输入信号In2视为已追上第一输入信号Im且比较器109输出比较结果信号CR。
除此之外，在此实施例中的第一周期性延迟电路101还包含AND门111以及0R门113。其中AND门111接收重置信号RES，用以重置第一输出信号Out,而OR门113耦接至AND门111,用以根据AND门111的输出和第一输入信号In,输出信号至第一延迟级115、 117、 119。第二周期性延迟电路103亦具有AND门121、 OR门123、第二延迟级125、 127、 129,且其结构亦和第一周期性延迟电路101相同。由于图1所示的第一周期性延迟电路101和第二周期性延迟电路103的详细操作方式为本领域技术人员所熟知，故在此不再赘述。须注意的是，图1所示的第一周期性延迟电路101和第二周期性延迟电路103的结构i^又用以举例，其它结构的延迟电路亦可适用本发明。
根据上述的实施例，由于是由第 一计数值CV,和第二计数值CV2判断第一输入信号I小是否追上第二输入信号In2,且第一计数值CV,和第二计数值CV2每一计数值都代表一个以上的延迟级，因此可节省延迟电路的面积。举例来说，若第一输入信号Irh和第二输入信号1 的差距为n(t厂tf),则在已知技术中的延迟电路便需要至少n个延迟级。但根据本发明的实施例的时间数字转换电路的周期性延迟电路若具有K个延迟级，则每一计数值便代表
K(ts-1》，因此便可以无倍面积的延迟电路算出相同的差距。
图2绘示了根据本发明的第二实施例的时间数字转换电路200。图2所示的实施例的元件和图1所示的实施例的架构相似，不同之处在于图2所示的第二实施例多了控制电路201以控制第一周期性延迟电路101和第二周期性延迟电路103要以多少个延迟级产生输出信号。因此，第一输出信号Out,和第二输出信号Out2可仅对应第一周期性延迟电路101和第二周期性延迟电路103中的部分延迟级，如此可使本发明所提供的时间数字转换电路的应用性更为广泛。而且，不一定要有控制电路201以选择第一周期性延迟电路101和第二周期性延迟电路103要以多少个延迟级产生输出信号，本领域技术人员当可使用其它机制控制电路201选择第一周期性延迟电路101和第二周期性延迟电路103要以多少个延迟级产生输出信号。
根据本发明的实施例的揭露亦可得到相对应的时间数字转换方法，可简述如下使用至少一第一延迟级延迟第一输入信号以产生第一输出信号；使用至少 一第二延迟级延迟第二输入信号以产生第二输出信号；计数第 一输出信号以产生第一计数值。计数第二输出信号以产生第二计数值；比较第一计数值与第二计数值以产生比较结果信号。此方法的其它技术特征可通过上列描述轻易推得，故在此不再赘述。以上所述仅为本发明的实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种时间数字转换电路，包含第一延迟电路，具有至少一第一延迟级，用以延迟第一输入信号以产生第一输出信号；第二延迟电路，具有至少一第二延迟级，用以延迟第二输入信号以产生第二输出信号；第一计数器，耦接该第一延迟电路，用以计数该第一输出信号以产生第一计数值；第二计数器，耦接该第二延迟电路，用以计数该第二输出信号以产生第二计数值；以及比较器，耦接该第一计数器与该第二计数器，用以比较该第一计数值与该第二计数值以产生比较结果信号；其中该第一延迟级比该第二延迟级具有较大的延迟量，且该第一计数器较该第二计数器较早开始计数，而当该第二计数值落于包含该第一计数值的预定范围内时，该比较器输出该比较结果信号。
2. 根据权利要求1所述的时间数字转换电路，其中该比较器是于该第二 计数值等于该第 一计数值时输出该比较结果信号。
3. 根据权利要求1所述的时间数字转换电路，其中该比较器耦接至特定 电路，且该比较结果信号是作为该特定电路的触发信号使用。
4. 根据权利要求1所述的时间数字转换电路，其中该第一延迟电路具有 多个第一延迟级，且该第一输出信号是对应至该些第一延迟级中的一部分。
5. 根据权利要求1所述的时间数字转换电路，其中该第二延迟电路具有 多个第二延迟级，且该第二输出信号是对应至该些第二延迟级中的一部分。
6. —种时间数字转换方法，包含使用至少一第 一延迟级延迟第 一输入信号以产生第 一输出信号；使用至少 一第二延迟级延迟第二输入信号以产生第二输出信号；计数该第 一输出信号以产生第 一计数值；计数该第二输出信号以产生第二计数值；以及比较该第 一计数值与该第二计数值以产生比较结果信号；其中该第一延迟级比该第二延迟级具有较大的延迟量，且该第一计数值较该第二计数值较早开始被计数，而当该第二计数值落于包含该第一计数值 的预定范围内时，输出该比较结果信号。
7. 根据权利要求6所述的时间数字转换方法，其中该比较该第一计数值 与该第二计数值以产生比较结果信号的步骤是于该第二计数值实质上等于该第 一计数值时输出该比较结果信号。
8. 根据权利要求6所述的时间数字转换方法，其中该比较结果信号是作 为特定电路的触发信号使用。
9. 根据权利要求6所述的时间数字转换方法，其中该使用至少一第一延 迟级延迟第一输入信号以产生第一输出信号的步骤是使用多个第一延迟级， 且该第 一输出信号是对应至该些第 一延迟级中的一部分。
10. 根据权利要求6所述的时间数字转换方法，其中该使用至少一第二 延迟级延迟第二输入信号以产生第二输出信号的该步骤是使用多个第二延迟 级，且该第二输出信号是对应至该些第二延迟级中的一部分。
全文摘要
一种时间数字转换电路，包含第一延迟电路，具有第一延迟级，用以延迟第一输入信号以产生第一输出信号；第二延迟电路，具有第二延迟级，用以延迟第二输入信号以产生第二输出信号；第一计数器，用以计数第一输出信号以产生第一计数值；第二计数器，用以计数第二输出信号以产生第二计数值；以及比较器，用以比较第一计数值与第二计数值以产生比较结果信号；其中第一延迟级比第二延迟级具有较大的延迟量，且第一计数器较第二计数器较早开始计数，而当第二计数值落于包含第一计数值的预定范围内时，比较器输出比较结果信号。
文档编号G04F10/04GK101515155SQ20081008078
公开日2009年8月26日 申请日期2008年2月18日 优先权日2008年2月18日
发明者陈逸琳 申请人:瑞昱半导体股份有限公司