一种高精度多通道的时间数字转换器的制作方法

本发明涉及集成电路设计、时间模式信号处理技术应用领域，尤其涉及一种高精度多通道的时间数字转换器。

背景技术：

近年来随着集成电路制造工艺的线宽不断变小，模拟集成电路在线宽低于100nm的低电压工艺下容易受噪声的影响，很难达到预期的性能。而数字集成电路随着工艺尺寸的减小，开关速度、面积以及对噪声的抑制能力均有明显改善。数字集成电路在处理时间域信号时可以充分发挥先进工艺的优势，但不能直接处理幅度域的信号。为了把数字集成电路在先进工艺下的优良特性应用于模拟集成电路和混合信号电路设计中，如何将模拟域连续的电压信号转换成连续的时间信号成为近几年的研究热点，并提出了可以将连续时间信号转化为离散数字信号的时间数字转换器(time-to-digitalconverter,tdc)。此外，在高能物理、激光测距、粒子物理和激光三维成像等领域中，数字转换器(tdc)还是高精度时间间隔测量系统的核心单元。因此，数字转换器(tdc)的研究对于集成电路设计和高精度时间测量都具有重要意义。

tdc的性能通常用时间分辨率、动态范围和测量误差等参数指标来衡量。其分别代表了tdc可以测量的最小时间间隔，最大时间间隔和测量发生错误的概率。目前，常见的tdc主要有以下三种：1、脉冲计数型tdc，它可以调整计数器的位数，实现较高的动态范围，但分辨率较低，受系统时钟频率的限制；2、基于门延时的tdc，其分辨率为单个逻辑门的延时值，受到当前工艺的限制，其动态范围取决于延时线上逻辑门的个数，但增加延时线的长度将导致芯片面积剧增，同时使时间间隔的不确定度变大，引入较大的测量误差，故这类tdc的动态范围一般较小；3、低于门延时的tdc，这类tdc的典型代表是游标型tdc，其只需调整两条延时链中延时单元的延时差，即可达到很高的精度，但当动态范围较大时，延时链的长度会变长，此时tdc的测量误差会变大，降低其有效精度。

综上所述，如何在实现大动态范围和高分辨率的同时尽可能小地减小测量误差是一项艰巨的任务。

技术实现要素：

为了克服传统时间数字转换器的动态范围、分辨率和测量误差之间的矛盾，本发明提出了一种两级结构的时间数字转换器，第一级采用基于超前进位加法器的脉冲计数型tdc，以实现高工作频率和大动态范围；第二级采用基于压控差分延时单元和真单相时钟触发器(truesinglephaseclocked,tspc)的多通道tdc，其本质为基于门延时的tdc，以提高测量精度，减小测量误差，详见下文描述：

一种高精度多通道的时间数字转换器，所述时间数字转换器采用两级结构；

第一级结构采用基于超前进位加法器的脉冲计数型时间数字转换器，用于实现高工作频率和大动态范围；

第二级结构采用基于压控差分延时单元、以及真单相时钟触发器的多通道时间数字转换器，所述第二级结构用于提高测量精度，减小测量误差。

进一步地，所述真单相时钟触发器用于保证触发器有小的建立保持时间。

优选地，所述第二级结构采用3通道结构。

其中，上述所述3通道结构具体为：

第一通道中第一个延时单元的输出接到第一个tspc寄存器的数据输入端，用于分辨大小为t1的时间间隔；

第二通道中第一个延时单元的输出接到第二个tspc寄存器的数据输入端，用于分辨大小为t2＝2·t1的时间间隔；

第三通道中第一个延时单元的输出接到第三个tspc寄存器的数据输入端，用于分辨大小为t3＝3·t1的时间间隔；

之后第一通道中第二个延时单元的输出接到第四个tspc寄存器的数据输入端，用于分辨大小为t3+t1的时间间隔，依此循环。

优选地，在相同的动态范围下，每一通道中延时链的长度为l/3，l为长度。

优选地，时间间隔的不确定度为传统不确定度的57％。

本发明提供的技术方案的有益效果是：

1、第一级tdc中，同步计数器在实现过程中使用超前进位加法器代替了传统的行波进位加法器，有效避免了因计数位数增加而导致的长转换时间，因而提高了电路的工作频率并扩展了动态范围。

2、第二级tdc中：延时单元采用压控型差分反相器，通过电压控制延时单元的延时值，有效缓解因工艺、电压、温度(process,voltage,temperature,pvt)等因素导致的延时单元不匹配问题，减小测量误差。

由于tspc触发器具有小的建立保持时间，因而可以减小tdc的测量误差。同时，第二级tdc的整体构架为三通道结构，在相同的动态范围下，单条延时链的长度仅为原来的1/3，时间间隔的不确定度降为原来的57％左右，故显著提升了tdc的性能参数。

3、本发明设计的时间数字转换器是基于标准cmos工艺实现的，可以实现在同一芯片上集成高性能的时间数字转换器、信号编码、以及算数运算模块，从而降低器件的成本，增强功能的融合性。

附图说明

图1是本发明设计的tdc系统结构框图；

图2是tdc电路内部的详细结构示意图；

图3是tdc模块的测量原理示意图；

图4是第一级tdc的逻辑结构示意图；

图5是基于延时单元的传统tdc电路结构示意图；

图6是带有边沿校准和延时补偿模块的三通道tdc的电路图；

图7是压控差分延时单元的结构示意图及电路图；

其中，(a)为压控差分延时单元的结构示意图；(b)为压控差分延时单元的电路图。

图8是tspc触发器的电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面对本发明实施方式作进一步地详细描述。

实施例1

一种高精度多通道的时间数字转换器，参见图1，该时间数字转换器(即tdc系统)主要包括：tdc电路、编码器(2个)和算数运算单元三个部分。

其中，tdc电路通过时钟信号clk量化输入的strat信号和stop信号之间的时间间隔，分别输出码字t1、t2和t3，其中t1是二进制码，表示start信号和stop信号之间clk周期整数倍的时间间隔，t2和t3为温度码，分别表示start信号上升沿和stop信号上升沿与它们最近的下一周期时钟上升沿之间的时间间隔。t1直接输入到算数运算单元中，t2和t3分别输入到温度码-二进制码编码器中转换为二进制码t2和t3，然后输入到算数运算单元中，连同t1参与运算输出最终的时间间隔t，完成整个测量过程。

实施例2

下面结合具体的计算公式、图2-图8对实施例1中的方案进行进一步地介绍，详见下文描述：

图2是tdc电路内部的详细结构，结合图3的测量原理，对此tdc电路进行描述。此tdc电路为两级结构。

其中，同步计数器(第一级tdc)用来测量待测时间间隔中clk周期整数倍，即a1(如图3所示)，输出二进制码t1。两个相同的精细tdc(第二级tdc)分别对不足一个时钟周期的a2和a3(如图3所示)进行计量，输出温度码t2和t3，并经编码器转化为二进制码t2和t3。

之后经过算数运算单元计算t1+t2-t3，得到start和stop信号间的时间间隔t。tdc电路中的边沿校准模块是为了无误差地产生精细tdc所需的差分信号，延迟校准单元用来补偿clk、start和stop信号间由边沿校准模块引入的延时误差。

图4是第一级tdc的逻辑结构，使用超前进位全加器作为同步计数器的计算逻辑是加法器的一种特殊情况：每位全加器的一个加数是0，而另一个是本位前一次的输出si，最低位的进位c0在第一级tdc工作期间恒为1，其余位的进位ci是前面所有位上加数的逻辑表达式(图中逻辑关系并未给出)。普通的全加器第i位的输出si和进位输出ci的逻辑表达式为：

si＝ai⊕bi⊕ci-1(1)

ci＝aibi+(ai+bi)ci-1＝gi+pici-1(2)

其中，gi＝aibi为进位产生函数，pi＝ai+bi为进位传递函数。根据式(1)和(2)可得，本设计中gi＝0,pi＝ai，故每一位加法器的si和ci分别为：

si＝ai⊕ci-1(3)

ci＝aici-1(4)

因此，6位加法器的进位输出ci可分别表示为：

由式(3)可得每一位加法器的输出表达式。由此可见，加法器的每一位输出及进位输出都是输入信号的逻辑表达式，它们是并行产生的。

因为第一级tdc要求记录start与stop信号间所包含时钟周期的个数，所以start和stop是该计数器的控制信号。控制逻辑如下：当start为1，stop也为1时，c0＝0；其余情况下，c0＝1，由此可知start信号和stop信号进行与非运算可以得到c0，即c0＝！(start&stop)。另外，start信号也作为同步计数器的复位信号，当start信号为高电平时，计数器清零并开始计数，当stop信号的上升沿到来时，锁存当前计数器的值并将计数结果输出。

图5是精细tdc(第二级tdc)的一种传统结构。start信号沿着上面的延时链传播，其中每个延时单元的延时为t，而stop信号连接d触发器的时钟端，对每个延时后的start信号采样，在stop信号追上start信号之前，d触发器输出为1，一旦stop信号追上或超前start信号，d触发器的输出就会变为0。如果start信号和stop信号的初始相位差为tin，温度码中最后一个1出现在第n级，则：

n·t≤tin<(n+1)·t(6)

由于噪声的影响，每一级延时单元会有一定的延时偏差。现假设第i级延时单元的延时偏差为μi(此值可正可负)，则第i级延时单元的延时tres,i可修正为：

tres,i＝t+μi(7)

因此，时间间隔tin可表示为：

其中，μ为整条延时链上所有延时单元的延时偏差之和。

由于每级延时单元所处的环境相同，故每级延时单元延时值的标准差也相同，即std(tres,i)＝std(μi)＝std(μ)，经过n级延时单元后，时间间隔的不确定度std(tin)为：

由此可见，时间间隔的不确定度std(tin)与经过延时链的长度n有关，延时链长度越长，测得的时间间隔的不确定度越大。

图6是本发明实施例中精细tdc的结构。其本质是一种基于门延时的tdc，其中：使用压控差分反相器作为延时单元，保证延时单元之间良好的匹配度；使用tspc触发器代替普通d触发器来判决开始和停止信号相位的先后关系，保证了触发器有尽可能小的建立保持时间；同时为了减小测量的不确定度，该第二级tdc采用了一种新型的3通道结构。

其中，start信号分别在三个通道内传播，每个通道中第一个延时单元的延时大小的关系为t2＝2·t1，t3＝3·t1，其他剩余延时单元的延时大小均为t3。通道1(即第一通道)中第一个延时单元的输出接到第一个tspc寄存器的数据输入端，可以分辨大小为t1的时间间隔；通道2(即第二通道)中第一个延时单元的输出接到第二个tspc寄存器的数据输入端，可以分辨大小为t2＝2·t1的时间间隔；通道3(即第三通道)中第一个延时单元的输出接到第三个tspc寄存器的数据输入端，可以分辨大小为t3＝3·t1的时间间隔；之后通道1中第二个延时单元的输出接到第四个tspc寄存器的数据输入端，可以分辨大小为t3+t1也就是4·t1的时间间隔，依此循环。可以得知整个精细tdc的时间分辨率为t1，且在相同的动态范围下，每一通道中延时链的长度只有传统实现方法的1/3(即，若传统实现方法的长度为l，本方法则为l/3)。

由式(9)可得，当n变为原来的1/3，在其他条件不变的情况下，时间间隔的不确定度变成了原来的57％，据此可以得出本发明实施例所提方案时间间隔的不确定度仅为传统不确定度的57％左右，显著提升了tdc的性能。

在该第二级tdc中，为了消除输入到压控差分反相器的start信号与其反向信号间可能存在的相位差，需要先将start信号与其反向信号输入到边沿校准模块中进行边沿对齐处理。然而边沿校准模块可能引入额外的延时，导致测量结果偏大。

为了补偿这个延时，stop信号在输入到第二级tdc之前，需要经过延时校准单元进行延时补偿。第二级tdc是时间数字转换器中最为关键的一个部分，其对延时单元的延时值以及d触发器的建立保持时间均有较高的要求，下面对其分别进行介绍。

图7(a)给出了压控差分反向器的结构示意图。其中in+和in-是两个差分输入端，输入两个状态相反的差分信号，out+和out-是信号输出端，输出信号同样是状态相反的差分信号，所以多个压控差分反相器串联时，上一级的差分输出刚好可以作为下一级的差分输入。相对于最简单的反向器来说，虽然输入信号由原来的一个变成了两个，但差分结构提供了更强的抗干扰能力。图7(b)是压控差分反向器的电路结构，可以看到每个单元仅有5个晶体管，保证了小的芯片面积。其工作过程为：当in+输入高电平，in-输入低电平时，m3导通，m4截止，而m5在vbias的控制下始终处于导通状态，所以out-输出低电平，m2导通，out+输出高电平。in+输入低电平，in-输入高电平时分析同上，这里不再赘述。

具体实现时，例如：可以通过控制m5的栅压可以调整单元延时值的大小，m5上的栅压越大，延时值越小，从而保证延时链良好的线性度，减小测量误差。

图8是tspc触发器的电路结构。其工作过程为：当clk为低电平时，第一级反相器在节点x上采样输入信号in的反相值，第二级反相器处于预充电状态，将节点y充电至电源电压，第三级反相器处于保持状态，即z点的电位保持不变，输出out保持原来的值；当clk变为高电平时，第二级反相器开始工作，如果x节点在clk上升沿来临时是高电平，那么y节点放电，否则y节点的值保持原来的状态，由于clk为高电平时第三级反相器正常工作，y节点的值传送至输出端out。

从判别精度来讲，tspc触发器的建立时间是第一级反相器的延时，保持时间是第二级反相器的延时，例如：可通过调整这两级反相器中晶体管的宽长比实现尽可能小的建立保持时间，避免数据采样出现错误，进一步提高了系统的精度。

综上所述，本发明实施例所描述的高精度多通道的时间数字转换器利用两级测量的原理，兼顾了动态范围和分辨率。在第二级tdc中使用了压控差分反相器和tspc，保证了系统良好的线性度和低的出错率，同时整体架构采用了三通道结构，使单条延时链的长度减小了2/3，不确定度降低43％，有效地提高了系统的性能。

本发明实施例对各器件的型号除做特殊说明的以外，其他器件的型号不做限制，只要能完成上述功能的器件均可。

本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。