多频率同步时钟系统及方法与流程

1.本发明涉及时钟系统设计方法，尤其涉及一种多频率同步时钟系统及生成多频率稳定同步时钟的方法。


背景技术：

2.在软件化雷达数字tr组件系统中，对dac及adc通道越来越多，实现射频直采对adc与dac工作采样率要求也越来越高，基于数据处理压力的区别adc与dac工作频率要求也不尽相同。软件化雷达欲准确识别目标，必须保证系统所有dac通道保持同步状态，所有adc通道采集也保持同步状态，并且dac输出和adc采集之间也保持同步状态，实现上述过程的关键是系统中所有时钟必须达到同步状态。通常方法采用高频时钟buffer(缓存)进行级联方式，由于高频时钟易受干扰，因此造成采样同步调节较难，调节精度低，通道数量扩充有限，同时由于高低温等影响，不稳定的时钟同步会导致adc及dac同步状态漂移，进而影响雷达波束指向，最终导致雷达性能恶化。


技术实现要素：

3.本发明的目的就在于为了解决上述问题而提供的前端时钟采用低频传输,大大提高时钟通道可扩充数量及时钟稳定性，并且不同频时钟之间能够保持同步状态，从而可以大大提高软件化雷达阵列数量及灵活性的一种多频率同步时钟系统及生成多频率稳定同步时钟的方法。
4.本发明所采用的技术方案是：
5.提供一种多频率同步时钟系统，包括级联的第一时钟芯片组、第二时钟芯片组、
……
、第k级时钟芯片组和末级时钟芯片组，k为自然数；其中第一级时钟芯片组与外部时钟连接，第一级时钟芯片组将时钟信号扩充成多路，第二～末级时钟芯片组均包括多个时钟芯片，形成时钟信号传输网络；且第二～k级时钟芯片组中所有时钟芯片工作在不分频状态；
6.该系统还包括信号同步模块，与第一级时钟芯片组连接，将一路同步脉冲信号扩展为多路同步信号；
7.第k级时钟芯片组和末级时钟芯片组之间设有多个末级同步模块，该末级同步模块包括缓存器、触发器和锁相环，其中缓存器的输入端与第k级时钟芯片组中的任一个时钟芯片连接，缓存器的一个输出端与触发器连接，另一个输出端与锁相环连接，触发器与信号同步模块的其中一路同步信号连接，触发器和锁相环的输出均与末级时钟芯片组中的其中一个时钟芯片连接，触发器调整锁定时钟信号与同步信号的相位关系；末级时钟芯片组中所有时钟芯片在同步信号的控制下对时钟信号分频输出。
8.接上述技术方案，外部时钟输出低频时钟信号。
9.接上述技术方案，信号同步模块为fpga模块或者缓存buffer。
10.接上述技术方案，锁相环的时钟频率为所有所需时钟频率的最小公倍数。
11.接上述技术方案，锁相环的时钟频率输出不分频。
12.接上述技术方案，外部时钟输出的100mhz的时钟信号。
13.接上述技术方案，该系统的输出为64通道1ghz时钟同步信号，或者64通道3ghz时钟同步信号，或者384通道125m时钟同步信号，或者256通道3.125m时钟同步信号。
14.本发明还提供一种生成多频率稳定同步时钟的方法，该方法基于上述技术方案的多频率同步时钟系统，包括以下步骤：
15.s1、设置多频率同步时钟系统的外部有且只有一个时钟源；
16.s2、第一时钟芯片组输出一路同步信号到信号同步模块，信号同步模块将该一路同步信号分成多路同步信号，分别输出到末级同步模块，同步信号的数量与末级时钟芯片组中时钟芯片的数量相同；
17.s3、时钟信号进入末级同步模块的锁相环之前经过缓存器分成两路，其中一路时钟信号接入锁相环，用于倍频；另一路时钟信号接入触发器，用于对同步信号进行整形；
18.s4、配置多个锁相环的时钟频率，并将多个锁相环输出的高频时钟直接连接到末级时钟芯片组中个每个时钟芯片；
19.s5、根据输出频率需要，对末级时钟芯片组中每个时钟芯片的分频器进行配置；
20.s6、触发器产生的同步信号控制相应时钟芯片的分频器同步，生成保证各输出通道所需频率。
21.本发明产生的有益效果是：本发明的多频率同步时钟系统通过级联的时钟芯片和末级同步模块实现了多通道不同频率时钟的输出，并且所有时钟输出保持同步。若将前端时钟采用低频传输，则可大大提高时钟通道可扩充数量及时钟稳定性。末级同步模块包括触发器、缓存器和锁相环，通过触发器可在低频时钟时锁定同步信号与时钟信号的相位关系，从而避免进行时钟同步过程中，时钟信号与同步信号之间的竞争冒险，进一步提高系统时钟同步的稳定性，从而可以大大提高软件化雷达阵列数量、灵活性及稳定性。
附图说明
22.下面将结合附图及实施例对本发明作进一步说明，附图中：
23.图1是本发明实施例多频率同步时钟系统的结构示意图；
24.图2是本发明另一实施例多频率同步时钟系统的结构示意图；
25.图3是本发明实施例生成多频率稳定同步时钟的方法流程图。
具体实施方式
26.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
27.如图1所示，本发明实施例多频率同步时钟系统包括级联的第一时钟芯片组、第二时钟芯片组、
……
、第k级时钟芯片组和末级时钟芯片组，k为自然数；其中第一级时钟芯片组与外部时钟连接，第一级时钟芯片组将时钟信号扩充成多路，第二～末级时钟芯片组均包括多个时钟芯片，形成时钟信号传输网络；且第二～k级时钟芯片组中所有时钟芯片工作在不分频状态；
28.该系统还包括信号同步模块，与第一级时钟芯片组连接，将一路同步脉冲信号扩展为多路同步信号；
29.第k级时钟芯片组和末级时钟芯片组之间设有多个末级同步模块，该末级同步模块包括缓存器(buffer)、触发器和锁相环，其中缓存器的输入端与第k级时钟芯片组中的任一个时钟芯片连接，缓存器的一个输出端与触发器连接，另一个输出端与锁相环连接，触发器与信号同步模块的其中一路同步信号连接，触发器和锁相环的输出均与末级时钟芯片组中的其中一个时钟芯片连接，触发器调整锁定时钟信号与同步信号的相位关系；末级时钟芯片组中所有时钟芯片在同步信号的控制下对时钟信号分频输出。进入触发器的时钟信号频率较低，因此同步信号进入触发器后的输出和低频时钟具有稳定的相位关系，而锁相环输出与外部低频时钟具有稳定的相位关系，最终锁定了同步信号与锁相环输出时钟的相位关系，保证了同步触发的稳定性以及最终出发后时钟信号分频输出的同步性。在同步时钟系统中，相比较于高频时钟锁定同步信号的方法，该方法大大降低了对同步信号到达末级系统时间差异的要求，进而降低了高频下同步触发的相位不确定性，提高系统时钟同步稳定性。
30.该实施例中第一级时钟芯片组仅包括一个时钟芯片a，第二级时钟芯片组包括时钟芯片b-1、b-2、
……
、b-m，第k级时钟芯片组包括时钟芯片b-1、b-2、
……
、b-n，末级时钟芯片组包括时钟芯片c-1、c-2、
……
、c-j，其中m、n、j均为自然数，可以相等也可以不相等，根据级联需要确定，目的是为了实现级联时钟芯片网络，实现多通道的时钟信号输出。
31.时钟芯片a工作频率能够实现一通道输入多通道输出，并且可配置输出一路与输入时钟同相的同步脉冲信号，第二～末级时钟芯片组中的时钟芯片工作频率也能够实现一通道输入多通道输出，通道输出抖斜满足系统时钟同步要求，末级时钟芯片组中的时钟芯片的工作频率能够覆盖锁相环输出频率，时钟芯片具有多通道输出，每通道含有独立分频器，时钟芯片内每通道分频器可以通过外部信号进行统一控制。本实施例中是通过同步信号模块输出的同步信号并经过末级同步模块调整锁定后控制同步。
32.如图2所示，为本发明另一实施例的多频率同步时钟系统示意图，与图1实施例的区别在于第二个末级同步模块的时钟信号是来自于另一个时钟芯片，末级同步模块可以连接第k级的同一个时钟芯片或者是不同的时钟芯片，目的是通过级联扩大时钟网络，每个节点会有多个输出。
33.进一步地，本发明的多频率同步时钟系统的外部时钟输出可以兼容高频时钟信号，但是如果输入低频时钟信号会使系统更稳定。
34.信号同步模块可以选用fpga或者缓存buffer实现。
35.锁相环的时钟频率为所有所需时钟频率的最小公倍数。锁相环的时钟频率输出不分频。
36.如图3所示，本发明实施例的生成多频率稳定同步时钟的方法，该方法基于上述实施例的多频率同步时钟系统，包括以下步骤：
37.s1、设置多频率同步时钟系统的外部有且只有一个时钟源；
38.s2、第一时钟芯片组输出一路同步信号到信号同步模块，信号同步模块将该一路同步信号分成多路同步信号，分别输出到末级同步模块，同步信号的数量与末级时钟芯片组中时钟芯片的数量相同；
39.s3、时钟信号进入末级同步模块的锁相环之前经过缓存器分成两路，其中一路时钟信号接入锁相环，用于倍频；另一路时钟信号接入触发器，用于对同步信号进行整形；
40.s4、配置多个锁相环的时钟频率，并将多个锁相环输出的高频时钟直接连接到末级时钟芯片组中个每个时钟芯片；
41.s5、根据输出频率需要，对末级时钟芯片组中每个时钟芯片的分频器进行配置；
42.s6、触发器产生的同步信号控制相应时钟芯片的分频器同步，生成保证各输出通道所需频率。
43.优选地，本发明生成多频率同步时钟系统的设计办法，主要包括以下步骤：
44.步骤一、多频率同步时钟系统的外部有且只有一个时钟源；
45.步骤二、根据时钟源频率及第一级时钟芯片a工作频率，设计时选择外部输入直接连接时钟芯片a；
46.步骤三、根据需要输出的时钟频率及时钟通道数决定末级时钟芯片c的数量、型号，及需要锁相环数量，根据所需要输出时钟频率的最小公倍数确定需要选用的锁相环工作频率；
47.步骤四、根据系统需要输出时钟通道数及第一级时钟芯片a输出频率，选定时钟芯片b，并通过多级时钟芯片b级联，将第一级时钟芯片输出多路以扩大时钟输出规模；
48.步骤五、第一级时钟芯片输出一路同步信号到buffer后，分成多路；
49.步骤六、时钟芯片b输出进入时钟芯片c之前，经buffer分成两路，一路时钟输出到锁相环，另一路输入到触发器，对同步信号进行锁定，保证同步信号与时钟信号具有稳定相位关系，该同步信号可控制对应最末级所有时钟输出同步；
50.步骤七、配置多个锁相环生成系统中所有需要输出的时钟频率的最小公倍数，锁相环输出高频时钟直接连接到最末级时钟芯片c；
51.步骤八、根据系统需要，对末级时钟芯片c的分频器进行配置，保证各个通道按照系统最终需要产生频率；
52.步骤九、配置时钟芯片a产生同步信号，该信号经过触发器后控制时钟芯片c分频器同步，生成保证各通道输出需要频率，并且所有时钟相互同步。
53.本发明的一个实施例中，根据系统需求，将外部时钟输入的100mhz时钟信号进行调节，实现64通道1ghz时钟同步输出，或者实现64通道3ghz时钟同步输出，或者实现384通道125m时钟输出，或者实现256通道3.125m时钟输出，并且不同频率间时钟保持同步状态。
54.通过分析所需要时钟，所有所需要时钟频率的最小公倍数为3ghz，因此选择锁相环输出频率最小为3ghz；选择时钟芯片c每通道输出为14路，最大工作频率为3.2ghz，根据需要的时钟通道数，需要64个时钟芯片c，因此时钟系统中需要64个时钟通道，选定第二级时钟芯片b，其工作频率为100m，输出通道数为14，从而需要第二级时钟芯片b数目为5个；所选用时钟芯片a，满足外部输入100mhz工作频率要求，输出同频时钟通道数不少于5通道，同时该时钟芯片可以通过配置产生一个与100mhz时钟同相的同步脉冲；buffer可以将输入一路同步脉冲信号输出64路，分别用于末级时钟芯片c的同步过程。
55.本发明实施例的多频率同步时钟系统工作时主要包括以下步骤：
56.步骤一、根据外部输入时钟频率，通过时钟芯片a扩充成多路；
57.步骤三、配置2～k级所有时钟芯片只进行时钟输出数量扩充，即所有通道按照输
入频率直接输出；
58.步骤四、时钟芯片b输出在进入锁相环之前被buffer一分2，其中一路进入锁相环，另一路输入到触发器的时钟通道；
59.步骤四、配置所有锁相环，输出时钟频率为所有需要时钟频率的最小公倍数，并且锁相环工作在整数频率模式下，锁相环vco不经分频直接输出；
60.步骤五、配置末级所有时钟芯片分频比，产生系统所需要时钟频率；
61.步骤六、配置时钟芯片a产生一路同步脉冲输出，经过buffer分成多路，每路同步脉冲信号输入到触发器，从而被时钟芯片b输出的时钟同步触发，从而保证了同步脉冲与时钟之间具有稳定的相位关系；
62.步骤六，被时钟同步之后的同步脉冲信号进入到时钟芯片c，进行时钟芯片c中分频器同步，从而保证时钟同步性能。
63.本发明可通过可视化观察方法，简化同步调节，可以借助示波器测量时钟信号和同步信号进入触发器之前的相位状态，可以判断同步可能性，从而通过延时调节时钟或者同步信号的相位，让同步信号与时钟之间具有充足的建立及保持时间，进一步提高系统稳定性。
64.综上，本发明通过时钟芯片、触发器、buffer和锁相环进行配合，实现多通道不同频率时钟输出，并且所有时钟输出保持稳定的同步关系，在时钟信号进入锁相环之前，采用低频时钟在多级时钟间传输，提高系统稳定性；并且在时钟进行倍频之前，采用触发器实现在低频状态先对同步脉冲信号进行锁定，一方面降低了传输路径的不同带来同步信号的传输延时差异造成的时钟同步误差，另一方面通过提前锁定时钟与同步信号的相位关系，提高系统的同步稳定性。
65.进一步地，本发明可产生多种频率时钟信号，并且所有时钟频率保持同步，且同步稳定性大幅提高，该方法可以实现不同采样频率之间的ad、da或adda之间保持稳定的同步状态。且本发明能够扩大时钟输出网络，从而生成多通道多种频率的同步时钟输出。本发明的多频率同步时钟系统还可以实现多通道不同采样率下adc同步，多通道不同采样率下dac同步，多通道不同采样率下dac输出和adc采集之间同步。
66.应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。