技术特征：
1.一种高精度时间-数字转换器，其特征在于，包括：采样保持电路、精细测量电路和校准电路；所述采样保持电路由二个二选一多路选择器mux0、mux1、一个异或门xor0、一个d触发器fdre0、一个反相器inv0、m个缓冲器buffer0～buffer(m-1)组成的环形结构ro1；第一个二选一多路选择器mux0的第一输入端mux0_i0固定为逻辑低电平，其第二输入端mux0_i1接入待测信号keep_signal；第二个二选一多路选择器mux1的第一输入端mux1_i0连接到第m个缓冲器buffer(m-1)的输出端buffer_o[m-1]，其第二输入端mux1_i1固定为逻辑低电平；两个二选一多路选择器的输出端mux0_o和mux1_o分别连接到所述异或门xor0的第一输入端xor0_i1和第二输入端xor0_i0；所述异或门xor0的输出端xor0_o连接到第一个缓冲器buffer0的输入端buffer_i[0]；所述第i个缓冲器buffer(i)的输出端buffer_o[i]接入到第i+1个缓冲器buffer(i+1)的输入端buffer_i[i+1]，i＝0,1,
…
,m-1；所述d触发器fdre0的数据输入端口fdre0_d和同步复位端口fdre0_r均固定为逻辑低电平、时钟使能端口fdre0_ce固定为逻辑高电平、时钟输入端口fdre0_c接入inv0_o信号，所述inv0_o信号是第一个缓冲器buffer0的输出信号buffer_o[0]的经过反相器inv0后的输出信号；所述d触发器fdre0的数据输出端口fdre0_q分别与两个二选一多路选择器的控制端mux0_s、mux1_s相连；所述精细测量电路由n个超前进位链结构carry4_0-carry4_n-1、一个二选一多路选择器mux2、两个4
×
n级d触发器组d0[0]-d0[4n-1]、d1[0]-d1[4n-1]、一个反相器inv1、一个3
×
n级反相器组inv2[4k+0]-inv2[4k+3]、inv2[4(k+1)]、inv2[4(k+1)+2]和一个b位计“1”计数器count组成，其中n为偶数，k＝0,2,
…
n-2，b∈(log
24n
,log
28n
]；任意第j个超前进位链结构carry4_j由四个两输入数据选择器muxcy0_j-muxcy3_j和四个异或门xor0_j-xor3_j组成，j＝0,1,
…
,n-1；第j个超前进位链结构carry4_j中四个两输入数据选择器muxcy0_j-muxcy3_j的第一输入端muxcy0_i0_j-muxcy3_i0_j均固定为逻辑低电平，且控制端muxcy0_s_j-muxcy3_s_j均固定为逻辑高电平；第j个超前进位链结构carry4_j中第q个两输入数据选择器muxcy(q)_j的输出端muxcy(q)_c0_j连接到第q+1个两输入数据选择器muxcy(q+1)_j的第二输入端muxcy(q+1)_i1_j，其中q＝0,1,2；由四个两输入数据选择器muxcy0_j-muxcy3_j的输出端muxcy0_c0_j-muxcy3_c3_j构成连续四位进位输出端；第j个超前进位结构carry4_j的进位输出端muxcy3_c3_j连接到第j+1个超前进位结构carry4_j+1中第一个两输入数据选择器muxcy0_j+1的第二输入端muxcy0_i1_j+1，从而由n个超前进位结构carry4_0-carry4_n-1级联成一条长链；第j个超前进位链结构carry4_j中四个异或门xor0_j-xor3_j的第一输入端xor0_i0_j-xor3_i0_j均固定为逻辑低电平，其第二输入端xor0_i1_j-xor3_i1_j分别连接到四个两输入数据选择器muxcy0_j-muxcy3_j的第二输入端muxcy0_i1_j-muxcy3_i1_j，则由四个异或门xor0_j-xor3_j的输出端xor0_o0_j-xor3_o3_j组成连续四位异或输出端；第k个超前进位结构carry4_k中四个异或门的输出端xor0_o0_k-xor3_o3_k连接到第
一个d触发器d0[4k+0]-d0[4k+3]的数据输入端；第k+1个超前进位结构carry4_k+1中的第一个和第三个两输入数据选择器muxcy0_k+1、muxcy2_k+1的输出端muxcy0_c0_k+1、muxcy2_c2_k+1分别连接到第一个d触发器组d0的数据输入端d0_d[4(k+1)]、d0_d[4(k+1)+2]，第二个异或门xor1_k+1和第四个异或门xor3_k+1的输出端xor1_o1_k+1、xor3_o3_k+1分别连接第一个d触发器组的数据输入端口d0_d[4(k+1)+1]和d0_d[4(k+1)+3],k＝0,2,4,
…
,n-2；所述第一个d触发器组的输出端d0_o[4(k+1)+1]和d0_o[4(k+1)+3]直接连接到第二级d触发器组的数据输入端d1_d[4(k+1)+1]和d1_d[4(k+1)+3]，第一个d触发器组的输出端d0_o[4k+0]-d0_o[4k+3]、d0_o[4(k+1)]、d0_o[4(k+1)+2]分别连接到反相器组的数据输入端inv2_i[4k+0]-inv2_i[4k+3]、inv2_i[4(k+1)]、inv2_i[4(k+1)+2]，且反相器组的输出端inv2_o[4k+0]-inv2_o[4k+3]、inv2_o[4(k+1)]、inv2_o[4(k+1)+2]连接到第二个d触发器组d1的数据输入端d1_d[4k+0]-d0_d[4k+3]、d1_d[4(k+1)]和d0_d[4(k+1)+2]；所述第一个超前进位结构carry4_0中第一个两输入数据选择器muxcy0的第二输入端muxcy0_i1_0作为待测开始信号端start；反相器inv1的输入端inv1_i作为待测结束信号输入端口stop；二选一多路选择器mux2的第一输入端mux2_i0连接到反相器输出端inv1_o，二选一多路选择器mux2的第二输入端mux2_i1连接到系统时钟端sys_clk；第一个d触发器组中任意第j个d触发器d0[j]的时钟输入端d0_c[j]均互联，且连接到二选一多路选择器mux2的输出端口mux2_o；第二个d触发器组中任意第j个d触发器d1[j]的时钟输入端d1_c[j]均互联，且连接到系统时钟端sys_clk；所述校准电路由一个二选一多路选择器mux3、一个m阶环形振荡器ro和一个随机存取存储器块ram0组成，其中，m为奇数；所述m阶环形振荡器由一个两输入与非门nand0和m-1个反相器inv3[0]-inv3[m-2]组成；两输入与非门nand0的第一输入端nand0_i0连接到第m-1个反相器inv3[m-2]的输出端inv3_o[m-2]，第二输入端nand0_i1接入使能控制信号en，其输出端nand0_o连接到第一个反相器inv3[0]的输入端inv3_i[0]；第n个反相器inv3[n]的输出端inv3_o[n]连接到第n+1个反相器inv3[n+1]的输入端inv3_i[n+1]，n＝0,1,
…
m-2；所述二选一多路选择器mux3的第一输入端mux3_i0连接到环形振荡器ro中第m-3个反相器inv3[m-3]的输出端inv3_o[m-3]，第二输入端mux3_i1连接到待测门信号test_signal。2.一种基于权利要求1所述一种高精度时间-数字转换器的转换方法，其特征是按照如下步骤进行：步骤1、初始状态；令所述校准电路中m阶环形振荡器ro的使能控制信号en为逻辑低电平，环形振荡器ro不振荡，第m-2个反相器inv3[m-3]的输出端inv3_o[m-3]输出固定的逻辑低电平；二选一多路选择器mux3的控制端mux3_s为逻辑低电平，二选一多路选择器mux3发输出端mux3_o输出逻辑低电平信号到所述采样保持电路中的待测信号端keep_signal；
所述采样保持电路中d触发器fdre0的数据输出端fdre0_q输出逻辑高电平，使得两个二选一多路选择器mux0、mux1均选通第二输入端；第一个二选一多路选择器mux0的输出端mux0_o输出keep_signal信号，第二个二选一多路选择器mux1的输出端mux1_o输出逻辑低电平，使得异或门xor0充当缓冲器且其输出端xor0_o将第二输入端xor0_i1的输入信号keep_signal输出；所述待测信号keep_signal为逻辑低电平，并依次经过二选一多路选择器mux0、异或门xor0和缓冲器buffer0～buffer(m-1)后，由第m-1个缓冲器buffer(m-1)的输出端buffer_o[m-1]输出逻辑低电平到所述精细测量电路中的开始信号端start和结束信号端stop；所述精细测量电路中任意第j个超前进位链结构carry4_j中四个两输入数据选择器muxcy0_j-muxcy3_j的输出端muxcy0_c0_j-muxcy3_c3_j输出逻辑低电平；所述精细测量电路中任意第j个超前进位链结构carry4_j中四个异或门xor0_j-xor3_j的输出端xor0_o0_j-xor3_o3_j输出逻辑高电平，j＝0,1
…
,n-1；第一个d触发器组d0[0]-d0[4n-1]中的部分d触发器d0[4k+0]-d0[4k+3]、d0[4(k+1)]和d0[4(k+1)+2]的输出端d0_o[4k+0]-d0_o[4k+3]、d0_o[4(k+1)]、d0_o[4(k+1)+2]均输出逻辑高电平，k＝0,2,
…
,n-2；第二个d触发器组d1[0]-d1[4n-1]的输出端d1_o[0]-d1_o[4n-1]均输出逻辑低电平，且计“1”计数器count输出值为0；步骤2.工作状态，包括校准模式和测量模式：步骤2a.所述校准模式下：步骤2a.1.所述校准电路中m阶环形振荡器ro的使能控制信号en置为逻辑高电平，环形振荡器ro开始振荡，二选一多路选择器mux3的控制端mux3_s置为逻辑低电平，其输出端mux3_o输出待测信号inv3_o[m-3]到采样电路中的待测信号端keep_signal；步骤2a.2.所述采样保持电路中的待测信号keep_signal若完全进入所述环形结构ro1中，则所述缓冲器buffer0的输出端buffer_o[0]产生下降沿跳变并输入到反相器inv0后，反相器inv0的输出端inv0_o输出上升沿跳变信号并触发d触发器fdre0的输出端fdre0_o跳变为逻辑低电平，使得两个二选一多路选择器mux0、mux1均选通第一输入端；第一个二选一多路选择器mux0的输出端mux0_o输出逻辑低电平，第二个二选一多路选择器mux1的输出端mux1_o输出第m-1个缓冲器buffer(m-1)的输出信号buffer_o[0]，使得异或门xor0充当缓冲器且其输出端xor0_o将第一输入端xor0_i0的输入信号buffer_o[0]输出；待测信号keep_signal在环形结构ro1中一直循环传播的过程中，所述采样保持电路通过第m-1个缓冲器buffer(m-1)的输出端buffer_o[m-1]输出待测信号keep_signal到精细测量电路中的开始信号端start和结束信号端stop；步骤2a.3.所述精细测量电路中的二选一多路选择器mux2的控制端mux2_s置为逻辑高电平；在所述待测信号keep_signal的上升沿到来时，待测信号keep_signal的逻辑高电平经过开始信号端start在超前进位结构carry4_0-carry4_n-1中传播；在系统时钟sys_clk信号的上升沿到来时，第一组d触发器d0将开始信号start传播到第j个超前进位链结构carry4_j中第p个两输入数据选择器muxcy(p)_j的状态进行锁存，p＝0,1,2,3；在下一个系统时钟sys_clk信号的上升沿到来时，第二个d触发器组d1[0]-d1
[4n-1]中的部分d触发器d1[0]-d1[4j+p]的输出端d1_o[0]-d1_o[4j+p]输出逻辑高电平，使得q位计“1”计数器count的输出值num＝4
×
j+p，j＝0,1...,n-1；测量n个超前进位结构carry4中的四个两输入数据选择器muxcy0-muxcy3的器件延时时间并按照顺序写入随机存储器块ram0，从而共有4
×
n个器件延时数据写入4
×
n个地址；然后对随机存储器块ram0中第i个和(i-1)个地址的数据进行求和并写入当前第i个地址，并得到校准数据存储表date_ram0，其中，i＝0,1,2,...,n-1；步骤2b.所述测量模式下：步骤2b.1.所述校准电路中m阶环形振荡器ro的使能控制信号en置为逻辑低电平，二选一多路选择器mux3控制端mux3_s置为逻辑高电平，其输出端mux3_o输出待测门信号test_signal；步骤2b.2.按照校准模式下的步骤2a.2执行；步骤2b.3.所述精细测量电路中二选一多路选择器mux2的控制端mux2_s置为逻辑低电平；按照步骤2a.3的过程得到q位计“1”计数器count的输出值num；步骤2b.4.以所述校准数据存储表date_ram0作为参照对象，找到第num-1个地址的值date_ram0[num-1]，并作为一组校准后的测量结果；步骤2b.5.重复测量模式下的步骤2b.1-步骤2b.4，从而得到多组校准后的测量结果，并取平均值后作为待测门信号test_signal的最终测量结果。
技术总结
本发明公开了一种高精度时间-数字转换器及其转换方法，该转换器包括：采样保持电路、精细测量电路和校准电路，其中，采样保持电路对待测门信号TEST_SIGNAL的状态进行采集，并在环形结构RO1中循环保持其转态；精细测量电路对待测门信号利用数据选择器MUXCY(q)_j的真实器件延时时间进行量化，并得到数据选择器MUXCY(q)_j的个数NUM；校准电路主要对精细测量电路中的量化值NUM进行校准，得到待测门信号校准后的最终测量值DATA_RAM0[NUM-1]。本发明能保证降低时间-数值转换器资源开销的同时进一步提高测量精度，从而能便于同时构建大规模、多通道并行检测的时间-数字转换器。数字转换器。数字转换器。
技术研发人员：梁华国 肖远 胡杰文 汪玉传 鲁迎春 黄正峰 易茂祥
受保护的技术使用者：合肥工业大学
技术研发日：2022.07.13
技术公布日：2022/10/3