专利名称：恒压电路的制作方法
技术领域：
本发明总的涉及恒压电路的软启动电路，并且特别地涉及其中控制启动时输出电 压的升高时间的恒压电路。
背景技术：
一般而言，恒压电路具有连接到高容量电容器的输出节点，因此具有当开启恒压 电路时用于对电容器充电的高涌入电流。非常高或长期的涌入电流可能导致输出晶体管的 性能恶化，并且有时导致输出晶体管的故障。为了防止发生这些问题，已经使用了用于在启 动时减小涌入电流的电路。图4是具有用于抑制涌入电流的这种电路的现有技术恒压电路的示例的电路示 意图(例如，参见日本专利特许公开No. 2003-271251 (专利文档1))。图5是图示图4的恒 压电路的输出电压Vout与输出电流之间的关系的曲线图。在图4的恒压电路中，输出晶体管M101产生恒定电压，并且从输出端子109输出 所产生的恒定电压作为输出电压Vout。从PM0S晶体管M102的输出电流检测输出晶体管 M101的输出电流。PM0S晶体管M102具有向其施加了与输出晶体管M101的栅极电压相同 的电压的栅极。经由切换单元(switching) 113将PM0S晶体管M102的输出电流输入到输 出电流限制电路MA。输出电流限制电路MA包括第一输出电流限制电路MA1，用于将电流限制到第一 限制电流值A1 ；以及第二输出电流限制电路MA2，用于将电流限制到第二限制电流值A2(其 小于第一限制电流值A1)。响应于从0N/0FF控制电路111输出的0N信号，激活误差放大器电路101，并且输 出电压Vout升高。在输出电压Vout升高时，切换单元113根据计数器电路112的输出信 号，将PM0S晶体管M102连接到用于将电流限制到较小的限制电流值A2的第二输出电流限 制电路MA2。因此，将PM0S晶体管M102的漏极电流提供到第二输出电流限制电路MA2，由 此将输出晶体管M101的输出电流限制到第二限制电流值A2。这防止了从输出端子109流 出过多的涌入电流。同时，响应于从0N/0FF控制电路111输出的0N信号，计数器电路112开始计数操 作。在自从开始计数操作起某个时间段之后，切换单元113根据计数器电路112的输出信 号，将PM0S晶体管M102连接到用于将电流限制到较大的限制电流值A1的第一输出电流限 制电路MA1。因此，在正常操作期间，将输出晶体管M101的输出电流限制到大于第二限制电 流值A2的第一限制电流值A1。图6是现有技术恒压电路的另一个示例的电路示意图(例如，参见日本专利特许 公开 No. 2005-327027 (专利文档 2))。在图6的恒压电路中，基准电压产生电路122的输出节点连接到电阻器R123和 电容器C121的串联电路，并且使用电阻器R123与电容器C121之间的连接点处的电压VC 作为基准电压。因此，在恒压电路的启动时，通过基准电压Vref经由电阻器R123缓慢地对电容器C121充电，使得电压VC缓慢地升高。这减小了高涌入电流和输出电压的过冲 (overshoot)0然而，在图4的示例的情况下，如果连接到输出端子109的负载阻抗很小并且从输 出端子109输出的输出电流大于第二限制电流值A2，则输出电压Vout仅升高到电压电平 Vcl。然后，如图5的箭头所指示的那样，在某个时间段之后，输出电压Vout快速升高到第 一限制电流值A1这可能导致高涌入电流。在图6的示例的情况下，由于电压VC源于串联连接在基准电压Vref与地电压之 间的电阻器R123和电容器C121之间的连接，因此作为基准电压输入到误差放大器电路121 的反向输入节点的电压VC的精度降低。进一步，由于经由电阻器R123对电容器C121充 电，因此紧接在启动之后，电容器C121的充电电压快速升高。输出电压Vout与电容器C121 的充电电压成正比，因此紧接在启动之后输出电压Vout也快速升高，这可能导致高涌入电 流。
发明内容
考虑到前述问题，本发明旨在提供能够防止高涌入电流并减小输出电压的过冲的 恒压电路。根据本发明的一个方面，提供了一种恒压电路，被配置为根据施加的信号而变得 活动或不活动，并且将施加到输入端子的输入电压转换为用于从输出端子输出的预定恒定 电压。所述恒压电路包括输出晶体管，被配置为将响应于施加的控制信号的输出电流从输 入端子提供到输出端子；误差放大器电路单元，被配置为控制输出晶体管的操作以使得第 一比例电压等于预定基准电压，所述第一比例电压与来自输出端子的输出电压成正比；斜 坡电压产生电路单元，被配置为产生并输出斜坡电压，所述斜坡电压的电压电平从启动时 起以预定速度增大；以及放大器电路单元，被配置为放大斜坡电压与第二比例电压之间的 电压差，并将放大的电压差输出到输出晶体管的控制电极，所述第二比例电压与来自输出 端子的输出电压成正比。放大器电路单元控制输出晶体管的操作，以使得第二比例电压等 于或低于斜坡电压。上述恒压电路包括放大器电路单元，被配置为放大斜坡电压与第二比例电压之间 的电压差，并将放大的电压差输出到输出晶体管的控制电极，所述第二比例电压与来自输 出端子的输出电压成正比。因此，可以如期望的那样设置升高时间，而不论连接到输出端子 的负载和电容器的容量如何，这允许启动时涌入电流和输出电压的过冲的减小。此外，可以 防止来自输出端子的输出电压的快速升高，因此可以防止连接到输出端子的电路故障。在上述恒压电路中，斜坡电压可以是通过恒流源充电的电容器的端电压。然后，可 以获得电压电平以预定速度增大的斜坡电压，并且可以防止紧接在启动之后的过高升高速 度。此外，由于无需向产生当误差放大器电路单元控制输出晶体管的操作时使用的基准电 压的电路添加额外的电路，因此可以防止基准电压精度的降低，并可以提高从恒压电路输 出的输出电压的精度。
图1是根据本发明第一实施例的恒压电路的电路示意图2是用于说明图1的恒压电路如何操作的曲线图；图3是示出了图1的恒压电路的误差放大器电路的示例以及形成运算放大器电路 的输出级的晶体管如何连接的示例的图；图4是现有技术恒压电路的示例的电路示意图；图5是用于说明图4的恒压电路如何操作的曲线图；以及图6是现有技术恒压电路的另一个示例的电路示意图。
具体实施例方式下面参照附图描述本发明的示例性实施例。<第一实施例>图1是根据本发明实施例的恒压电路1的电路示意图。在图1中，恒压电路1形成从输入到输入端子IN的输入电压Vin产生预定恒定电 压，并将输出电压Vout从输出端子OUT输出到负载10的串联调节器。在从外界接收到高 电平的激活信号CE时，恒压电路1变为活动，而当接收到低电平的激活信号CE时变为不活 动，使得输出电压Vout变为0V。恒压电路1包括基准电压产生电路2，用于产生并输出预定基准电压Vref ；针对 输出电压检测设置的电阻器R1和R2，并且将其配置为通过划分输出电压Vout来产生并输 出分压Vfb ；输出晶体管M1，包括用于响应于施加到栅极的信号，控制从输出端子OUT输出 的输出电流iout的PM0S晶体管；以及误差放大器电路3，用于控制输出晶体管Ml的操作 以使得分压Vfb等于基准电压Vref。恒压电路1进一步包括运算放大器电路4、用于产生 并输出预定电流il的恒流源5、反相器6、开关SW1和SW2以及电容器C1。误差放大器电路3对应于误差放大器电路单元；运算放大器电路4对应于放大器 电路单元；以及恒流源5、电容器C1以及开关SW1和SW2对应于斜坡电压(ramp voltage) 产生电路单元。开关SW1对应于第一切换单元；开关SW2对应于第二切换单元；以及分压 Vfb对应于第一比例电压。恒压电路1可以实施为单个IC芯片。输出晶体管Ml连接在输入端子IN与输出端子OUT之间，而电阻器R1和R2串联 连接在输出端子OUT与地端子GND之间。地端子GND连接到地电压。从电阻器R1和R2之 间的连接点输出通过划分输出电压Vout而产生的分压Vfb，并且将其输入到误差放大器电 路3的正向(non-inverted)输入节点。误差放大器电路3具有向其施加了基准电压Vref 的反向输入节点以及连接到输出晶体管Ml的栅极的输出节点。运算放大器电路4具有向 其施加了输出电压Vout的反向输入节点以及连接到输出晶体管Ml的栅极的输出节点。恒流源5和开关SW1串联连接在输入端子IN与运算放大器电路4的反向输入节 点之间。电容器C1和开关SW2并联连接在运算放大器电路4的反向输入节点与地端子GND 之间。在下文中将施加到运算放大器电路4的反向输入节点的电压称为斜坡电压VA。开关 SW1具有向其施加了激活信号CE的控制电极，并且开关SW2具有经由反相器6向其施加了 激活信号CE的控制电极。因此，开关SW1和SW2执行相反的切换操作。误差放大器电路3 和运算放大器电路4根据接收到的激活信号CE而变得活动或不活动。图2是用于说明图1的恒压电路1如何操作的曲线图。图2示出了当激活信号 CE升高到高电平时斜坡电压VA和输出电压Vout的变化，其中Vc表示恒压电路1的额定(rated)输出电压电平。下面参照图2描述图1的恒压电路1如何操作。当激活信号CE为低时，误差放大器电路3和运算放大器电路4处于待机状态，并 且保持不活动。运算放大器电路4的输出具有如下所述的PMOS晶体管的开路漏极(open drain)配置，因此可以仅增大输出晶体管Ml的栅极电压。因此，误差放大器电路3的输出 节点处于高电平，并且运算放大器电路4的输出节点处于高阻抗状态。开关SWl断开且处 于不导通状态，而开关SW2闭合且处于导通状态。也就是说，当激活信号CE为低时，恒压电 路1的输出电压Vout为0V，并且电容器Cl与开关SWl之间的连接点处的斜坡电压VA也为 OV。当激活信号CE在时间tO从低改变为高时，误差放大器电路3和运算放大器电路 4变为活动。同时，闭合开关SWl以处于导通状态，而断开开关SW2以处于不导通状态。因 此，通过来自恒流源5的恒定电流il对电容器Cl充电，使得斜坡电压VA以恒定的斜坡升 高。进一步，由于误差放大器电路3变为活动，因此输出电压Vout也升高。然而，当输出电 压Vout超过斜坡电压VA时，运算放大器电路4的输出电压增大，使得输出晶体管Ml的栅 极电压增大。因此，输出晶体管Ml的阻抗增大，并且输出电压Vout减小。以这种方式，当输出电压Vout超过斜坡电压VA时，控制输出电压Vout下降以便 不高于斜坡电压VA。通过电容器Cl的充电时间来确定恒压电路1启动时输出电压Vout的 升高时间。通过电容器Cl的容量以及来自恒流源5的电流值来确定充电时间。因此，通过 适当地设置这两个值可以将升高时间设置为最小长度。也就是说，可以设置升高时间以使 得涌入电流等于或小于可允许的电流值。图3是示出了图1的恒压电路1的误差放大器电路3的示例以及形成运算放大器 电路4的输出级的PMOS晶体管Μ21如何连接的示例的图。在图3中，误差放大器电路3包括PMOS晶体管Μ11-Μ14、匪OS晶体管Μ15-Μ17以 及用于偏置的恒流源11和12。PMOS晶体管Mll和Μ12、NMOS晶体管Μ15和Μ16以及恒流 源11形成第一级的差分放大器电路，而PMOS晶体管Μ13和恒流源12形成下一级的放大器 电路。NMOS晶体管Μ15和Μ16形成差分对。NMOS晶体管Μ15具有形成向其施加了基准 电压Vref的反向输入节点的栅极。NMOS晶体管Μ16具有形成向其施加了分压Vfb的正向 输入节点的栅极。NMOS晶体管Μ15和Μ16的源极彼此连接。恒流源11和NMOS晶体管Μ17 并联连接在地端子GND与NMOS晶体管Μ15和Μ16的源极之间的连接点之间。NMOS晶体管 Μ17具有向其施加了激活信号CE的栅极。PMOS晶体管Mll和Μ12形成电流镜电路，以作为对于差分对的负载。PMOS晶体管 Mll和Μ12具有连接到输入电压Vin的源极和彼此连接的栅极。各栅极之间的连接点连接 到PMOS晶体管Mll的漏极。PMOS晶体管Μ13和恒流源12串联连接在输入电压Vin与NMOS 晶体管Μ17的漏极之间。PMOS晶体管Μ13与恒流源12之间的连接点形成连接到输出晶体 管Ml的栅极的误差放大器电路3的输出节点。PMOS晶体管Μ13并联连接到PMOS晶体管 Μ14。PMOS晶体管Μ14具有向其施加了激活信号CE的栅极。形成运算放大器电路4的输出 级的PMOS晶体管Μ21并联连接到PMOS晶体管Μ13。运算放大器电路4的输出级是PMOS晶体管Μ21的开路漏极电路。PMOS晶体管Μ21 的漏极形成运算放大器电路4的输出节点，并且连接到输出晶体管Ml的栅极。当激活信号CE为低时，PMOS晶体管M21截止，并且处于不导通状态，而当激活信号CE变为高时，PMOS 晶体管M21变得活动。当激活信号CE为低时，NMOS晶体管M17截止并且处于不导通状态。因此，未向误 差放大器电路3提供偏置电流，使得误差放大器电路3保持不活动。另一方面，PMOS晶体 管M14接通，以处于导通状态。因此，误差放大器电路3的输出节点变为高，并且输出晶体 管Ml的栅极电压变为高。然后，输出晶体管Ml截止以处于不导通状态，使得输出电压Vout 变为0V。这里，由于运算放大器电路4的PMOS晶体管M21截止以处于截止状态，因此运算 放大器电路4不影响误差放大器电路3的输出电压。当激活信号CE变为高时，NMOS晶体管M17接通以处于导通状态。因此，向误差放 大器电路3提供偏置电流，使得误差放大器电路3变为活动。另一方面，PMOS晶体管M14截 止以处于不导通状态，因此不影响误差放大器电路3的操作。如从图3可以理解的那样，通过两个晶体管(即，误差放大器电路3的PMOS晶体 管M13和运算放大器电路4的PMOS晶体管M21)来控制输出晶体管Ml的栅极。当输出电压Vout等于或低于斜坡电压VA时，运算放大器电路4增大PMOS晶体管 M21的阻抗，以便减小输出晶体管Ml的栅极电压。然而，由于通过误差放大器电路3的输出 电压来控制输出晶体管Ml的栅极电压，因此运算放大器电路4不能减小输出晶体管Ml的 栅极电压。结果，PMOS晶体管M21截止，并且不影响输出电压Vout的控制。当输出电压Vout高于斜坡电压VA时，运算放大器电路4减小PMOS晶体管M21的 阻抗，以便增大输出晶体管Ml的栅极电压。因此，输出晶体管Ml的栅极电压升高，使得输 出晶体管Ml的阻抗增大。因此，减小了输出电压Vout。结果，输出电压Vout下降到与斜坡 电压VA相同的电平。在恒压电路1启动时(紧接在激活信号变为高之后)，由于通过恒定电流il对电 容器Cl充电，因此斜坡电压VA以恒定斜坡升高。同时，恒压电路1的输出电压Vout由于 误差放大器电路3的动作而试图快速升高。然而，如上所述，当输出电压Vout超过斜坡电 压VA时，运算放大器电路4减小输出电压Vout。结果，输出电压Vout以与斜坡电压VA相 同的速度升高。根据第一实施例，恒压电路1包括向其施加了启动时产生的斜坡电压VA和输出电 压Vout的运算放大器电路4，并且运算放大器电路4控制输出晶体管Ml的栅极电压。这使 得可以按期望设置输出电压Vout的升高时间的长度。通过设置升高时间(其减小了启动 时的涌入电流和过冲)的长度，可以防止高涌入电流，并减小输出电压的过冲。还可以在通过恒流源5对电容器Cl的电压充电时，使得斜坡电压VA以恒定斜坡 升高。因此，与现有技术示例不同，可以防止紧接在启动之后过高的升高速度。此外，由于 未向产生基准电压Vref的电路添加额外电路，因此可以防止基准电压精度的降低。在以上实施例中，运算放大器电路4放大斜坡电压VA与输出电压Vout之间的电 压差。在可替代的实施例中，代替输出电压Vout，可以使用与输出电压Vout成正比的电压。 例如，可以使用分压Vfb。可替代地，可以添加用于划分输出电压Vout的额外电路，使得通 过该分压器电路可以产生分压。本申请基于2007年12月14日向日本专利局提交的日本优先权申请 No. 2007-322880，将其全部内容通过引用的方式合并在此。
权利要求
一种恒压电路，被配置为根据施加的信号而变得活动或不活动，并且将施加到输入端子的输入电压转换为用于从输出端子输出的预定恒定电压，所述恒压电路包括输出晶体管，被配置为将响应于所施加的控制信号的输出电流从输入端子提供到输出端子；误差放大器电路单元，被配置为控制输出晶体管的操作以使得第一比例电压等于预定基准电压，所述第一比例电压与来自输出端子的输出电压成正比；斜坡电压产生电路单元，被配置为产生并输出斜坡电压，所述斜坡电压的电压电平从启动时起以预定速度增大；以及放大器电路单元，被配置为放大斜坡电压与第二比例电压之间的电压差，并将放大的电压差输出到输出晶体管的控制电极，所述第二比例电压与来自输出端子的输出电压成正比；其中所述放大器电路单元控制输出晶体管的操作，以使得第二比例电压等于或低于斜坡电压。
2.根据权利要求1所述的恒压电路，其中所述斜坡电压产生电路单元包括恒流源，被配置为产生并输出预定恒定电流; 电容器，被配置为通过来自恒流源的恒定电流对所述电容器充电；以及第一切换单元，被配 置为在启动时将恒定电流从恒流源提供到电容器；以及其中所述电容器的端电压是所述斜坡电压。
3.根据权利要求2所述的恒压电路，其中所述斜坡电压产生电路单元包括第二切换单元，被配置为如果所施加的激活信号 指示不激活，则对所述电容器放电；以及其中所述第一切换单元和所述第二切换单元根据激活信号执行相反的操作。
4.根据权利要求1所述的恒压电路，其中所述放大器电路单元包括具有开路漏极配置 的输出级。
5.根据权利要求1所述的恒压电路，其中所述误差放大器电路单元和所述放大器电路 单元被配置为根据激活信号而变得活动或不活动。
6.根据权利要求1所述的恒压电路，其中所述第二比例电压是从所述输出端子输出的 输出电压。
7.根据权利要求1所述的恒压电路，其中所述第二比例电压与第一基准电压相等。
8.根据权利要求1所述的恒压电路，其中将所述输出晶体管、所述误差放大器电路单 元、所述斜坡电压产生电路单元和所述放大器电路单元集成在单个IC芯片中。
全文摘要
公开的恒压电路被配置为变得活动或不活动，并且将施加到输入端子的输入电压转换为用于从输出端子输出的预定恒定电压。所述电路包括输出晶体管，用于将输出电流从输入端子提供到输出端子；误差放大器电路单元，用于控制输出晶体管的操作以使得第一比例电压等于预定基准电压，所述第一比例电压与来自输出端子的输出电压成正比；斜坡电压产生电路单元，被配置为产生并输出斜坡电压，所述斜坡电压的电压电平从启动时起以预定速度增大；以及放大器电路单元，被配置为放大斜坡电压与第二比例电压之间的电压差，并将放大的电压差输出到输出晶体管的控制电极，所述第二比例电压与所述输出电压成正比。
文档编号G05F1/10GK101896874SQ200880120069
公开日2010年11月24日 申请日期2008年12月4日 优先权日2007年12月14日
发明者吉井宏治 申请人:株式会社理光