专利名称：稳压电路的制作方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种用于CMOS的稳压电路。
背景技术：
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)具有功耗低、抗干扰能力强等的优点，其广泛地应用于大规模集成电路芯片制造。参考图1示出了应用于CMOS的稳压电路，所述稳压电路包括运算放大器12、连接于运算放大器12输出端0P。ut的PMOS管10，具体地，所述PMOS管的栅极连接于运算放大器12的输出端0P。ut，所述PMOS管的源极连接于电源13，所述PMOS管的漏极连接于电阻 11，所述电阻11连接于运算放大器12的输入端。参考图2，示出了图1所示稳压电路的电压示意图，图中点线表示图1中PMOS管源极的电压，实线表示图1中运算放大器12输出端0P。ut的电压，具体地，电源电压向PMOS 管10提供的电压为5V，因此，所述PMOS管10的源极电压很快升至5V，最快会达到5V/ μ s， 与此同时，由于运算放大器输出信号建立时间比较慢，因此在电源向运算放大器12供电初期，运算放大器12输出端0P。ut的电压较低，由于运算放大器12输出端0P。ut连接于PMOS 管10的栅极，相应地，PMOS管10的栅极在供电初期的电压也较低，这使PMOS管10的栅极和源极间有较大的电压，以图中同一时间点的A、B点为例，A点的电压为5V，而B点的电压为0. 537V，AB点之间的电压为4. 463V，也就是说PMOS管10的栅极和源极之间的电压为 4. 463V，但是本实施中，PMOS管10的额定工作电压为3. 3V，栅、源极之间的电压大于额定工作电压会使PMOS管10的可靠性下降。
发明内容
本发明解决的问题是提供一种可靠性较高的稳压电路。为解决上述问题，本发明提供一种稳压电路，依次包括电源，源极与所述电源相连的第一 PMOS管，连接于第一 PMOS管漏极的反馈电阻，一输入端连接于所述反馈电阻、输出端连接于第一 PMOS管栅极的运算放大器，还包括连接于所述第一 PMOS管源极和栅极的负载，在电源供电初期，所述负载上的电压大于或等于第一 PMOS管的阈值电压，并且小于或等于第一 PMOS管的额定工作电压。所述负载为一个或者多个串联的MOS管或二极管。所述负载包括多个串联的负载PMOS管，各负载PMOS管的栅极和漏极之间相连，多个负载PMOS管依次源极和漏极相连，与所述第一 PMOS管源极相连的为第一个负载PMOS管的源极，与所述第一 PMOS管漏极相连的为第末个负载PMOS管的漏极。所述负载包括多个串联的负载NMOS管，各负载NMOS管的栅极和漏极之间相连，多个负载NMOS管依次源极和漏极相连，与所述第一 PMOS管源极相连的为第一个负载NMOS管的漏极，与所述第一 PMOS管漏极相连的第末个负载NMOS管的源极。所述电源的电压与运算放大器输出端高电平的差小于所述多个MOS管或二极管的阈值电压之和。所述电源电压与运算放大器输出端高电平的差大于或等于所述第一 PMOS管的阈值电压。所述电源电压为5V，第一 PMOS管的额定工作电压为3. 3V，阈值电压为0. 6 0. 8V。所述负载为3个串联的负载PMOS管，各负载PMOS管的阈值电压为0. 0. 8V。所述负载为4个串联的负载PMOS管，各负载PMOS管的阈值电压为0. 6 0. 8V。各负载PMOS管的阈值电压相等。与现有技术相比，本发明具有以下优点连接于第一 PMOS管源极和漏极之间的负载，可以钳制运算放大器输出端的电压，避免了第一 PMOS管的栅极和源极之间电压较大的问题，提高了稳压电路的可靠性。
图1是现有技术稳压电路一实施例的示意图；图2是图1所示稳压电路的电压示意图；图3是本发明稳压电路一实施例的示意图；图4是图3所示稳压电路的电压示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。为了解决背景技术所描述的问题，本发明提供一种稳压电路，所述稳压电路依次包括电源，源极与所述电源相连的第一 PMOS管，连接于第一 PMOS管漏极的反馈电阻，一输入端连接于所述反馈电阻、输出端连接于第一 PMOS管栅极的运算放大器，还包括连接于所述第一 PMOS管源极和栅极的负载，在电源供电初期，所述负载上的电压大于或等于第一 PMOS管的第一阈值电压，并且小于或等于第一 PMOS管的额定工作电压。本发明中设置有连接于第一 PMOS管源极和栅极的负载，所述负载在电源供电初期可以对运算放大器输出端的电压进行钳制，避免运算放大器输出端的电压在电源供电时处于较低的状态，从而避免了第一 PMOS管的栅极和源极之间电压较大的问题，提高了稳压电路的可靠性。下面结合具体实施例，进一步描述本发明的技术方案，参考图3，示出了本发明稳压电路一实施例的示意图。本实施例以提供3. 3V输出电压的稳压电路为例，但是本发明并不限制于此。所述稳压电路包括电源100、第一 PMOS管101、反馈电阻104、运算放大器102、负载103、电阻105，其中，电源100，用于向所述第一 PMOS管101提供工作电压。本实施例中，电源100可提供5V的工作电压，电源100向所述第一 PMOS管101供电时，所述PMOS管10的源极电压很快升至5V，最快会达到5V/ys。第一 PMOS管101用于提供稳压电路的输出端，还用于控制稳压电路的输出电压， 使其维持稳定。
具体地，所述第一 PMOS管101的源极连接于所述电源100，栅极连接于所述运算放大器102的输出端，漏极依次连接有反馈电阻104、电阻105，之后接地。其中，所述第一 PMOS管101漏极为稳压电路的电压输出端。本实施例中，所述第一 PMOS管101的阈值电压位于0.6V 0.8V的范围内，所述第一 PMOS管101的额定工作电压VDD为3. 3V。运算放大器102用于监控稳压电路输出电压，基于输出电压控制通过第一 PMOS管 101的电流，进而使稳压电路输出电压稳定。具体地，所述运算放大器102包括正相输入端、负相输入端、输出端，所述负相输入端加载有参考电压Vref，所述正向输入端连接于反馈电阻104未连接第一 PMOS管101的一端，也就是说，反馈电阻104连接于所述运算放大器102正相输入端和第一 PMOS管101 漏极之间，所述输出端连接于所述第一 PMOS管101的栅极。由于运算放大器102的输出电压与第一 PMOS管101的栅极相连，为了保证第一 PMOS管101源极和漏极之间导通，产生输出电压Vout，运算放大器102的高电平需满足以下关系电源电压与运算放大器输出端高电平的差大于或等于所述第一 PMOS管的阈值电压。本实施例中，所述运算放大器102输出端所输出的高电平位于4. 2V 4. 4V的范围内。负载103，分别连接于所述第一PMOS管101源极和栅极，用于钳制第一 PMOS管101 栅极的电压。为了提高第一 PMOS管101的可靠性，第一 PMOS管101源极和栅极之间的电压需小于或等于第一 PMOS管101的额定工作电压，由于负载103连接于所述第一 PMOS管源极和栅极，因此，较佳地，电源101供电初期，所述负载103上的电压需小于或等于第一 PMOS 管101的额定工作电压。同时，为了使第一 PMOS管101源极和漏极之间导通，产生输出电压Vout，第一 PMOS管101源极和栅极之间的电压需大于或等于第一 PMOS管101的阈值电压，较佳地，电源供电初期，负载103上的电压需大于或等于第一 PMOS管101的阈值电压。本实施例中，所述负载103为3个串联的负载PMOS管，所述负载PMOS管的栅极和漏极相连，3个负载PMOS管依次源极和漏极相连，第一个负载PMOS管的源极与所述第一 PMOS管101的源极相连，第三个负载的漏极与所述第一 PMOS管101的漏极相连。本实施例中，所述负载PMOS管的阈值电压相同，并且与第一 PMOS管101的阈值电压相同，均在0. 6V 0. 8V的范围内。但是本发明并不限制于此。为了更好地理解本发明，下面结合电压变化图对本发明稳压电路的工作原理做进一步说明。结合参考图4，示出了图3所示稳压电路的电压示意图，图4中折线201表示的是电源100的电压，第一曲线202表示的运算放大器的输出端的电压，第二曲线203表示的是稳压电路输出端的输出电压Vout。如图4所示，电源100供电初期，电源100上的电压快速地从OV升至5V，此时，第一 PMOS管101的源极电压上升至5V、负载103与第一 PMOS管源极相连的一端电压上升至 5V,由于负载103中3个负载PMOS管的阈值电压均在0. 6V 0. 8V的范围内，所述3个负载PMOS管均导通，因此，所述负载103与第一 PMOS管101栅极相连一端的电压为电源100 电压减去负载103电压(3个负载PMOS管的阈值电压之和)。本实施例中，所述第一 PMOS 管101栅极的电压为3. 2V左右，第一 PMOS管101的源极和栅极之间的电压为1. 8V，小于额定工作电压3. 3V，不会造成第一 PMOS管101可靠性下降的问题。
第一 PMOS管101的源极和栅极之间的电压为1. 8V，还大于第一 PMOS管101的阈值电压0. 6 0. 8V，因此第一 PMOS管101的源极和漏极之间导通，形成导电沟道，电流依次经过第一 PMOS管101的源极、漏极、反馈电阻104和电阻105导入地端，使连接于第一 PMOS 管漏极的稳压电路输出端输出电压Vout，由第二曲线203可知，输出电压Vout逐渐增大。由于运算放大器102正相输入端的电压为稳压电路的输出电压Vout与反馈电阻 104电压的差值，也就是说正相输入端电压与输出电压Vout成正比，随着Vout的逐渐增力口，相应地，正相输入端电压增大，如第一曲线202所示，当正相输入端电压大于参考电压 Vref时，运算放大器102输出电压逐渐增大，这使第一 PMOS管101源极和栅极之间的电压减小，这会使源极和漏极之间的沟道宽度减小，这会减小源极和漏极之间通过的电流，从而使Vout增大程度减小，直到运算放大器输出电压升至高电平，此时Vout稳定输出，从电源供电初期进入稳压电路工作过程。在稳压电路工作过程中，当输出电压Vout较小时，运算放大器102的正向输入电压减小，当小于参考电压Vref时，运算放大器102输出电压下降，使第一 PMOS管101源极和栅极之间的电压增大，从而减小了第一 PMOS管101源极和栅极之间的电阻，从而使第一 PMOS管101源极和漏极之间的压降减小，从而增大了输出电压。由此可见，在运算放大器102和第一 PMOS管101的配合下，稳压电路可以输出稳定的输出电压Vout。稳压电路转入正常工作阶段时，运算放大器102输出电压位于4. 2V 4. 4V的范围内，因此负载103上的电压在0. 6V 0. 8V的范围内，这使每个负载PMOS管上的分压小于其阈值电压，因此负载PMOS管处于关断状态，从而不会影响稳压电路的输出电压Vout。 因此，为了使稳压电路正常工作过程中不受负载103的影响，较佳地，所述电源100的电压与所运算放大器102输出端高电平的差小于所述负载PMOS管的阈值电压之和，从而使负载 PMOS管处于关断状态。需要说明的是，在上述实施例中，所述稳压电路包括3个负载PMOS管，但是本发明并不限制于此，还可以是4个负载PMOS管。需要说明的是，在上述实施例中，为了便于电路设计和制造，所述稳压电路中3个负载PMOS管的阈值电压均相同，但是本发明并不限制于此，所述3个负载PMOS管的阈值电压还可以不相同，并且所述负载PMOS管的阈值电压还可以与第一 PMOS管阈值电压不相同。还需要说明的是，为了便于实现，在本实施例中，所述负载为多个串联的负载PMOS 管，但是本发明并不限制于此，还可以是多个串联的负载NMOS管，所述负载NMOS管的栅极和漏极之间相连，多个负载NMOS管依次源极和漏极相连，与所述第一 PMOS管源极相连的为第一个负载NMOS管的漏极，与所述第一 PMOS管漏极相连的为第末个NMOS管的源极。 此外所述负载还可以是多个串联的二极管等其他类型的负载，对于负载为多个串联的二极管的情况，所述多个二极管依次正负极首尾相连。此外，所述负载也可以为单个MOS管或二极管，本领域技术人员可以根据上述实施例进行相应地修改、替换和变形。综上，本发明提供一种稳压电路，通过连接于第一 PMOS管源极和漏极之间的负载，在电源供电初期钳制运算放大器输出端的电压，提高了稳压电路的可靠性。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种稳压电路，其特征在于，依次包括电源，源极与所述电源相连的第一 PMOS管，连接于第一 PMOS管漏极的反馈电阻，一输入端连接于所述反馈电阻、输出端连接于第一 PMOS 管栅极的运算放大器，还包括连接于所述第一 PMOS管源极和栅极的负载，在电源供电初期，所述负载上的电压大于或等于第一 PMOS管的阈值电压，并且小于或等于第一 PMOS管的额定工作电压。
2.如权利要求1所述的稳压电路，其特征在于，所述负载为一个或者多个串联的MOS管或二极管。
3.如权利要求2所述的稳压电路，其特征在于，所述负载包括多个串联的负载PMOS管， 各负载PMOS管的栅极和漏极之间相连，多个负载PMOS管依次源极和漏极相连，与所述第一 PMOS管源极相连的为第一个负载PMOS管的源极， 与所述第一 PMOS管漏极相连的为第末个负载PMOS管的漏极。
4.如权利要求2所述的稳压电路，其特征在于，所述负载包括多个串联的负载NMOS管， 各负载NMOS管的栅极和漏极之间相连，多个负载NMOS管依次源极和漏极相连，与所述第一 PMOS管源极相连的为第一个负载NMOS管的漏极，与所述第一 PMOS管漏极相连的第末个负载NMOS管的源极。
5.如权利要求2所述的稳压电路，其特征在于，所述电源的电压与运算放大器输出端高电平的差小于所述多个MOS管或二极管的阈值电压之和。
6.如权利要求2所述的稳压电路，其特征在于，所述电源电压与运算放大器输出端高电平的差大于或等于所述第一 PMOS管的阈值电压。
7.如权利要求3所述的稳压电路，其特征在于，所述电源电压为5V，第一PMOS管的额定工作电压为3. 3V，阈值电压为0. 6 0. 8V。
8.如权利要求7所述的稳压电路，其特征在于，所述负载为3个串联的负载PMOS管，各负载PMOS管的阈值电压为0. 6 0. 8V。
9.如权利要求7所述的稳压电路，其特征在于，所述负载为4个串联的负载PMOS管，各负载PMOS管的阈值电压为0. 6 0. 8V。
10.如权利要求8或9所述的稳压电路，其特征在于，各负载PMOS管的阈值电压相等。
全文摘要
一种稳压电路，依次包括电源，源极与所述电源相连的第一PMOS管，连接于第一PMOS管漏极的反馈电阻，一输入端连接于所述反馈电阻、输出端连接于第一PMOS管栅极的运算放大器，还包括连接于所述第一PMOS管源极和栅极的负载，在电源供电初期，所述负载上的电压大于或等于第一PMOS管的阈值电压，并且小于或等于第一PMOS管的额定工作电压。本发明稳压电路可靠性较高。
文档编号G05F1/56GK102298408SQ201110103118
公开日2011年12月28日 申请日期2011年4月22日 优先权日2011年4月22日
发明者段新东 申请人:上海宏力半导体制造有限公司